フェッチ保護を有する動的アドレス変換

专利摘要:
強化型動的アドレス変換ファシリティを提供すること。 一実施形態において、変換すべき仮想アドレスが最初に取得され、変換テーブル階層構造の変換テーブルの初期基点アドレスが取得される。取得された初期基点に基づいて、セグメント・テーブル・エントリが取得される。セグメント・テーブル・エントリは、フォーマット制御及びアクセス妥当性フィールドを含むように構成される。フォーマット制御及びアクセス妥当性フィールドがイネーブルであれば、セグメント・テーブル・エントリは、アクセス制御フィールド、フェッチ保護フィールド、及びセグメント・フレーム絶対アドレスをさらに含む。ストア動作は、アクセス制御フィールドが、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドのうちのいずれか１つによって与えられるプログラム・アクセス・キーに一致した場合にのみ許可される。フェッチ動作は、仮想アドレスに関連付けられたプログラム・アクセス・キーが、セグメント・アクセス制御フィールドと等しい場合に許可される。
公开号:JP2011509470A
申请号:JP2010541763
申请日:2009-01-05
公开日:2011-03-24
发明作者:ウェブ、チャールズ；オシセック、ダミアン；グライナー、ダン；ゲイニー、チャールズ、ジュニア；スレゲル、ティモシー；プフェッファー、エルビン；ヘラー、リサ
申请人:インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ；
IPC主号:G06F12-14

专利说明:

[0001] 本発明は、一般に、コンピュータ・システムにおいて仮想アドレスを変換するためのシステム及び方法に関し、より具体的には、仮想アドレス変換が変換テーブル階層構造を経て生じる動的アドレス・ファシリティを有するコンピュータ・システムにおいて、仮想アドレスをデータ・ブロックの実アドレス又は絶対アドレスに変換するシステム及び方法に関する。]
背景技術

[0002] 動的アドレス変換は、任意の瞬間にプログラムの実行への割り込みを行い、そのプログラム及びそのプログラムのデータを直接アクセス・ストレージ・デバイスなどの補助ストレージに記録し、後の時点で、プログラム及びデータを異なる主ストレージ位置に戻して実行を再開する能力を提供する。主ストレージと補助ストレージとの間のプログラム及びデータの転送は断片的に行うことができ、主ストレージへの情報のリターンは、その情報が実行のために必要になった時点でＣＰＵによるアクセスの試行に応答して行われるものとすることができる。これらの機能は、プログラム及びそのデータを変更又は検査することなく実施することができ、再配置されたプログラムにおけるいかなる明示的なプログラミング規則も必要とせず、時間的遅延が伴うことを除いて、プログラムの実行を妨げない。]
[0003] オペレーティング・システムによる適切なサポートがあれば、動的アドレス変換ファシリティを用いて、ユーザに、ストレージがその構成において利用可能な主ストレージより大きく見えるようなシステムを提供することができる。この見かけの主ストレージは、しばしば仮想ストレージと呼ばれ、仮想ストレージ内の位置を指定するために用いられるアドレスは、しばしば仮想アドレスと呼ばれる。ユーザの仮想ストレージは、その構成において利用可能な主ストレージのサイズを遥かに超過することができ、通常は補助ストレージ内で維持される。仮想ストレージは、一般にページと呼ばれる（セグメント及び領域とも呼ばれる）データのブロックで構成されるものと見なされる。仮想ストレージのうち、直前に参照されたページのみが、物理的主ストレージのブロックを占有するように割り当てられる。ユーザが、主ストレージに現れていない仮想ストレージのページを参照する際には、それらのページを取り込んで、必要とされる可能性の低い主ストレージ内のページを置き換える。幾つかの場合には、仮想ストレージは、ストレージが参照されるかどうかに関わりなく、長期間にわたって（又は永続的に）主ストレージに割り当てられる。ストレージのページのスワッピングは、オペレーティング・システムによって、ユーザが知ることなく行われる。]
[0004] プログラムは、アドレス（又は仮想アドレス）を用いて仮想ストレージにアクセスする。プログラムは仮想アドレスを用いて、仮想ストレージから命令をフェッチすることができ、又は仮想ストレージからデータをロードするか若しくはデータをストアすることができる。ある範囲の仮想ストレージに関連付けられた仮想アドレスが、アドレス空間を定める。オペレーティング・システムによる適切なサポートがあれば、動的アドレス変換ファシリティを用いて、多数のアドレス空間を提供することができる。これらのアドレス空間を用いて、ユーザ間に様々な度合いの分離を提供することができる。このようなサポートは、ユーザごとに完全に異なるアドレス空間から成ることによって完全な分離を提供することもでき、又は各アドレス空間の一部を単一の共通ストレージ領域にマッピングすることによって共有エリアを提供することもできる。また、半特権的プログラムが１つより多くのこのようなアドレス空間にアクセスすることを許可する命令も、提供される。]
[0005] 動的アドレス変換は、多数の異なるアドレス空間からの仮想アドレスの変換を規定する。これらのアドレス空間は、一次アドレス空間、二次アドレス空間、及びアクセス・レジスタ指定アドレス空間と呼ばれる。特権的プログラムは、アクセスすべきホーム・アドレス空間を生じさせることもできる。動的アドレス変換は、ＣＰＵによって生成された命令及びデータ・アドレスに対して指定することができる。]
[0006] 当該技術分野において今まで知られていない更なる機能、能力、及び保護を提供する、強化された動的アドレス変換ファシリティが必要とされている。]
[0007] 米国特許第５，５５１，０１３号
米国特許第５，５７４，８７３号
米国特許第５，７９０，８２５号
米国特許第６，００９，２６１号
米国特許第６，３０８，２５５号
米国特許第６，４６３，５８２号]
先行技術

[0008] 「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標） Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）刊行番号ＳＡ２２−７８３２−０５、第６版、２００７年４月
「ＩＢＭ（登録商標）Ｓｙｓｔｅｍ／３７０ Ｅｘｔｅｎｄｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ」、ＩＢＭ（登録商標）刊行番号ＳＡ２２−７０９５、１９８５年]
発明が解決しようとする課題

[0009] 仮想アドレスを、変換のために用いられる変換テーブル階層構造を備えたマシン・アーキテクチャを有するコンピュータ・システムの主ストレージ内の所望のデータ・ブロックの実アドレス又は絶対アドレスに変換する強化型動的アドレス変換ファシリティのためのシステム、方法、及びコンピュータ・プログラム製品が提供される。実アドレスにプリフィックス付加を行って、絶対アドレスを形成することができる。]
課題を解決するための手段

[0010] １つの例示的な実施形態において、変換されるべき仮想アドレス、及び変換テーブル階層構造の変換テーブルの初期基点アドレスが取得される。変換テーブルは、領域第１テーブル、領域第２テーブル、領域第３テーブル、又はセグメント・テーブルから成る。取得された初期基点アドレスに基づいて、セグメント・テーブル・エントリがセグメント・テーブルから取得される。セグメント・テーブル・エントリは、フォーマット制御フィールドを含むように構成される。強化型ＤＡＴファシリティ及びフォーマット制御フィールドがイネーブルであれば、セグメント・テーブル・エントリ内のアクセス妥当性フィールドがイネーブルであるかどうかが判定される。アクセス妥当性フィールドがイネーブルであれば、セグメント・テーブル・エントリは、アクセス制御フィールド、保護フィールド、及び主ストレージ内の大データ・ブロックのセグメント・フレーム絶対アドレスをさらに含む。大データ・ブロックは少なくとも１メガバイトのサイズのブロックである。アクセス制御フィールドがイネーブルであれば、所望のデータ・ブロックへのストア動作は、アクセス制御フィールドがプログラム・ステータス・ワード又は実行中のプログラム命令のオペランドのいずれかによって与えられるプログラム・アクセス・キーに一致した場合にのみ、許可される。所望のデータ・ブロックからのフェッチ動作は、仮想アドレスに関連付けられたプログラム・アクセス・キーがアクセス制御フィールドに等しい場合にのみ、許可される。]
[0011] さらに別の実施形態において、アクセス妥当性フィールドがイネーブルであれば、フェッチ動作又はストア動作が所望のメモリ・ブロックにおいて試行され、且つセグメント・アクセス制御フィールドがプログラム・アクセス制御フィールドと一致しないことに応答して、保護例外が示される。]
[0012] 本発明は、次に、特定の例示的な実施形態との関連で説明される。当業者であれば本発明の精神及び範囲から逸脱することなく種々の変更及び修正を行うことが可能であることを理解されたい。]
[0013] 添付の図面において、同一又は機能的に類似の要素には別々の図の全体を通じて同様の参照符号が付されており、これらの図面は以下の詳細な説明と共に本明細書に組み入れられ、その一部を形成するものであり、種々の実施形態をさらに例証し、且つ、全て本発明に従う種々の原理及び利点を説明する役割を果たす。]
図面の簡単な説明

[0014] 強化型動的アドレス変換を実施することができるホスト・コンピュータ・システムの一実施形態を示す。
ホスト・アーキテクチャのホスト・コンピュータ・システムをエミュレートする、エミュレートされたホスト・コンピュータ・システムの一例を示す。
プログラム・ステータス・ワードを用いて仮想アドレスの動的アドレス変換のための実効ＡＳＣＥを判定する手法の一実施形態を示す。
図３において判定された実効ＡＳＣＥを用いて、仮想アドレスの変換に用いられる変換テーブル階層構造の中で最も高位の変換テーブルを判定する一実施形態を示す。
変換テーブル階層構造をセグメント・テーブル・レベルまで用いて仮想アドレスを動的アドレス変換するプロセスの一実施形態を示す。
セグメント・テーブル・エントリ（ＳＴＥ）フォーマット制御（ＦＣ）が０である場合の、図５の動的アドレス変換の続きを示す。
セグメント・テーブル・エントリ（ＳＴＥ）フォーマット制御（ＦＣ）が１である場合の、図５の動的アドレス変換の続きを示す。
セグメント・テーブル・エントリ内のフォーマット制御フィールドを取得するための強化型（enhanced)動的アドレス変換（ｅＤＡＴ）の一実施形態の流れ図を示す。
図８のノード６１４からの流れ図の続きを示す。
図８のノード６１６からの流れ図の続きを示す。
変換された仮想アドレスによってアドレス指定された所望のデータ・ブロックに適用すべきＤＡＴ保護のレベルを判定する一実施形態の流れ図を示す。
変換された仮想アドレスによってアドレス指定された所望のデータ・ブロックに適用すべきアクセス制御保護のレベルを判定する、図１０のノード８２２からの流れ図の続きを示す。
変換された仮想アドレスによってアドレス指定された所望のデータ・ブロックに適用すべきフェッチ保護のレベルを判定する、図１０のノード８２２からの流れ図の続きを示す。
変更記録オーバーライド・フィールドがセグメント・テーブル・エントリから取得される、図１０のノード８２２からの流れ図の続きを示す。
実アドレスと絶対アドレスとの間の関係を示す。] 図１０ 図３ 図５ 図８
実施例

[0015] 本出願の明細書における記述は、特許請求される種々の発明いずれをも必ずしも限定するものではないことを理解されたい。さらに、幾つかの記述は、幾つかの発明の特徴に当てはまることがあるが、他の発明の特徴には当てはまらないこともある。特に断りのない限り、単数形の要素は、一般性を失うことなく、複数形の場合もあり、その逆もまた真である。]
[0016] 当業者であれば、コンピュータ環境内のストレージに対してアドレス指定すること、及び、様々な状態及びそれらの状態上での動作を示すためにレジスタ又はアドレス・フィールド内のビットを使用することに容易に精通するはずである。さらに、当業者であれば、コンピュータ・プログラム分野の知識を有し、かつ、コンピュータ・システムのコンポーネント間の働き及び相互関係についての知識を有しているはずである。]
[0017] 概要
強化型動的アドレス変換（ＤＡＴ）ファシリティの例示的な実施形態が提供される。強化型ＤＡＴファシリティがインストールされており、且つイネーブルである場合、ＤＡＴ変換は、ページ・フレーム実アドレス、又はセグメント・テーブル・エントリ内のセグメント・テーブル・エントリ（ＳＴＥ）フォーマット制御によって決定されるセグメント・フレーム絶対アドレスを生成することができる。本明細書において用いられる「強化型ＤＡＴを適用する」という用語は、以下の全てが真であることを意味する。即ち、１）ＥＤＡＴファシリティがインストールされており、２）ＥＤＡＴファシリティが制御レジスタ０（ＣＲ０）ビット４０を通じてイネーブルになっており、且つ３）アドレスはＤＡＴテーブル・エントリによって変換される。]
[0018] 強化型ＤＡＴを適用する場合、ＤＡＴプロセスにおいて以下の追加機能が利用可能である。即ち、
ＤＡＴ保護ビットが領域テーブル・エントリに追加され、セグメント・テーブル・エントリ及びページ・テーブル・エントリ内のＤＡＴ保護ビットと同様の機能を与える。
ＳＴＥフォーマット制御がセグメント・テーブル・エントリに追加される。ＳＴＥフォーマット制御が０である場合、ＤＡＴは、そのページに対する変更ビットの設定がバイパスされるかどうかをページ・テーブル・エントリ内の変更記録オーバーライドが示すこと以外は、現在定められている通りに進行する。]
[0019] ＳＴＥフォーマット制御が１である場合、セグメント・テーブル・エントリは、さらに以下を含む。即ち、
１メガバイト・ブロックの絶対ストレージ位置を指定するセグメント・フレーム絶対アドレス（ページ・テーブル基点ではなく）。
セグメントの個々のストレージ・キーの中の対応するビットの代わりに随意的に用いることができる、アクセス制御ビット及びフェッチ保護ビット。
セグメント・テーブル・エントリ内のアクセス制御ビット及びフェッチ保護ビットの妥当性を決定するビット。
セグメントの個々のストレージ・キーにおいて変更ビットの設定をバイパスすることができるかどうかを示す、変更記録オーバーライド。]
[0020] ホスト・コンピュータ・システム
図１を参照すると、ホスト・コンピュータ・システム１００の代表的なコンポーネントが描かれている。他のコンポーネント構成をコンピュータ・システムにおいて用いることもでき、これは当該技術分野において周知である。] 図１
[0021] ホスト・コンピュータ環境は、ニューヨーク州Ａｒｍｏｎｋ所在のＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ（ＩＢＭ（登録商標））により提供される、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づくものであることが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、引用によりその全体をここに組み入れる非特許文献１に、より詳細に記載されている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づくコンピュータ環境は、例えば、共にＩＢＭ（登録商標）によるｅＳｅｒｖｅｒ及びｚＳｅｒｉｅｓ（登録商標）を含む。]
[0022] 代表的なホスト・コンピュータ１００は、１つ又は複数のＣＰＵ１０１を含み、これは、主ストア（コンピュータ・メモリ１０２）、並びに、ストレージ・デバイス１１１に対するＩ／Ｏインターフェース、及び他のコンピュータ又はストレージ・エリア・ネットワーク（ＳＡＮ）などとの通信のためのネットワーク１１０に対するＩ／Ｏインターフェースと通信する。ＣＰＵは、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ）ファシリティ（機能又はユニット）１０３を含む。ＤＡＴファシリティは、典型的には、後でコンピュータ・メモリ１０２のブロックにアクセスしたときにアドレス変換による遅延を必要とせずに済むように変換をキャッシュに入れるための、変換ルックアサイド・バッファ１０７を含む。典型的には、キャッシュ１０９は、コンピュータ・メモリ１０２とプロセッサ１０１との間で用いられる。キャッシュ１０９は、１つより多くのＣＰＵが利用できる大型キャッシュと、大型キャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層構造とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのための個別の低レベルキャッシュを提供するように分割される。一実施形態において、命令は、命令フェッチ・ユニット１０４によりメモリ１０２からキャッシュ１０９を経由してフェッチされる。命令は、命令デコード・ユニット（１０６）内でデコードされ、（幾つかの実施形態においては他の命令と共に）命令実行ユニット１０８へディスパッチされる。典型的にはいくつかの実行ユニット１０８、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットが用いられる。命令は、実行ユニットにより、必要に応じて命令が指定するレジスタ又はメモリからのオペランドにアクセスしながら実行される。オペランドがメモリ１０２からアクセスされる（ロードされる又はストアされる）場合には、典型的には、ロード・ストア・ユニット１０５が、実行されている命令の制御下でアクセスを取り扱う。]
[0023] 一実施形態において、本発明は、ソフトウェア（ライセンス内部コード（ＬＩＣ）、ファームウェア、マイクロ・コード、ミリ・コード、ピコ・コードなどと呼ばれる場合もあるが、そのいずれも本発明と整合性がある）により実施することができる。本発明を具体化するソフトウェア・プログラム・コードは、典型的には、コンピュータ・システム１００のＣＰＵ（中央演算処理装置）１０１としても知られるプロセッサにより、ＣＤ‐ＲＯＭドライブ、テープ・ドライブ又はハード・ドライブといった長期ストレージ媒体１１１からアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハード・ドライブ又はＣＤ‐ＲＯＭといった、データ処理システムと共に使用するための種々の公知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で配布することができ、又は１つのコンピュータ・システムのコンピュータ・メモリ１０２若しくはストレージから、他のシステムのユーザが使用するために、ネットワーク１１０を介してそのような他のコンピュータ・システムに配布することができる。]
[0024] あるいは、プログラム・コードをメモリ１０２内で具体化し、プロセッサ・バスを用いてプロセッサ１０１によってアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、高密度ストレージ媒体１１１から高速メモリ１０２にページングされ、そこでプロセッサ１０１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理媒体上で具体化し、及び／又はネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含むがこれらに限定されない）に格納された場合には、しばしば「コンピュータ・プログラム製品」と呼ばれる。コンピュータ・プログラム製品媒体は、典型的には、処理回路によって実行されるために、好ましくはコンピュータ・システム内にある処理回路によって読み出し可能である。]
[0025] 図２に、ホスト・アーキテクチャのホスト・コンピュータ・システム１００をエミュレートする、エミュレートされたホスト・コンピュータ・システム２０１の一例を示す。エミュレートされたホスト・コンピュータ・システム２０１において、ホスト・プロセッサ（ＣＰＵ）２０８は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、ホスト・コンピュータ１００のプロセッサ１０１によって用いられるものとは異なるネイティブ命令セット・アーキテクチャを有するエミュレーション・プロセッサ２０７を備える。エミュレートされたホスト・コンピュータ・システム２０１は、エミュレーション・プロセッサ２０７によってアクセス可能なメモリ２０２を有する。例示的な実施形態において、メモリ２０２は、ホスト・コンピュータ・メモリ１０２部分と、エミュレーション・ルーチン２０３部分（エミュレーションを提供するルーチンはホスト・メモリの一部とすることができる）とのパーティションに分けられている。ホスト・コンピュータ・メモリ１０２は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム２０１のプログラムによって利用可能である。エミュレーション・プロセッサ２０７は、エミュレートされたプロセッサ２０８のアーキテクチャ以外のアーキテクチャのアーキテクチャ化された（architected）命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ２０３から取得されたものであり、且つ、エミュレーション・プロセッサ２０７は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることによって、ホスト・コンピュータ・メモリ１０２の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判定することができる。] 図２
[0026] ホスト・コンピュータ・システム１００アーキテクチャのために定義された、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、並びにＩ／Ｏサブシステム・サポート及びプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ２０７において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）ファシリティを利用することもできる。ホスト・コンピュータ１００の機能をエミュレートする際にプロセッサ２０７を補助するために、特殊ハードウェア及びオフ・ロード・エンジンを設けることもできる。]
[0027] コンピュータ・プロセッサ及びレジスタ
一実施形態において、ＣＰＵのプログラム命令機能は、通信バスを介して複数のレジスタと通信する。通信バスは、ＣＰＵの内部にあっても、又は外部にあってもよい。いくつかのレジスタは読み出し専用とすることができる。他のハードウェア及び／又はソフトウェアも、ＣＰＵによってアクセス可能な１つ又は複数のレジスタを読み出す／書き込むことができる。命令動作コード（オペコード）が、いずれかの特定のマシン命令動作において、どのタイプのレジスタが用いられるかを決定する。]
[0028] 汎用レジスタ
命令は、１６個の汎用レジスタのうちの１つ又は複数の中の情報を指示することができる。汎用レジスタは、アドレス算術演算におけるベース・アドレス・レジスタ及びインデックス・レジスタとして用いることができ、且つ、一般算術演算及び論理演算におけるアキュムレータとして用いることができる。各レジスタは、６４個のビット位置を含む。汎用レジスタは、番号０−１５によって識別され、命令内の４ビットのＲフィールドによって指示される。ある命令は、数個のＲフィールドを有することによって、複数の汎用レジスタをアドレス指定することを規定する。命令によっては、特定の汎用レジスタの使用は、命令のＲフィールドによって明示的に指示されるのではなく暗黙的であることもある。]
[0029] 演算によっては、２つの隣接する汎用レジスタのビット３２−６３又は０−６３のいずれかを結合して、それぞれ、６４ビット又は１２８ビット形式を提供する場合もある。これらの演算においては、プログラムは、最左端（高位）の３２ビット又は６４ビットを含む偶数番号のレジスタを指示しなければならない。次に高位の番号のレジスタは最右端（低位）の３２ビット又は６４ビットを含む。一般算術演算及び論理演算におけるアキュムレータとしての使用に加えて、１６個の汎用レジスタのうちの１５個は、アドレス生成におけるベース・アドレス及びインデックス・レジスタとして用いることもできる。これらの場合において、レジスタは、命令内の４ビットのＢフィールド又はＸフィールドによって指示される。Ｂ又はＸフィールドにおける０の値は、適用されるべきベース又はインデックスが存在しないことを指定し、従って、汎用レジスタ０を、ベース・アドレス又はインデックスを含むものとして指示することはできない。]
[0030] 制御レジスタ
制御レジスタは、プログラム・ステータス・ワードの外部での制御情報の保持及び操作を規定する。ＣＰＵは、各々が６４のビット位置を有する１６個の制御レジスタを有する。レジスタ内のビット位置は、プログラム・イベント記録のようなシステム内の特定のファシリティに割り当てられ、ある演算を行うことができることを指定すること、又はそのファシリティが要求する特別な情報を供給することのどちらかのために用いられる。制御レジスタは、番号０−１５によって識別され、ＬＯＡＤ ＣＯＮＴＲＯＬ命令及びＳＴＯＲＥ ＣＯＮＴＲＯＬ命令内の４ビットのＲフィールドによって指示される。複数の制御レジスタを、これらの命令によってアドレス指定することが可能である。]
[0031] 制御レジスタ１
制御レジスタ１は、一次アドレス空間制御要素（ＰＡＳＣＥ）を含む。一実施形態において、制御レジスタ１は、レジスタ内の実空間制御ビット（Ｒ）に応じて、以下の２つのフォーマットのうちの１つを有する。]
[0032] 一次アドレス空間制御要素（ＰＡＳＣＥ）内の選択されたフィールドは、以下のように割り振られる。
一次領域テーブル又はセグメント・テーブル基点：制御レジスタ１の中の一次領域テーブル又はセグメント・テーブル指示のビット０−５１は、右に１２個の０が付加されると、一次領域テーブル又はセグメント・テーブルの開始位置を指示する６４ビット・アドレスを形成する。このアドレスが実であるか絶対であるかは予測不可能である。このテーブルは、一次アドレス空間における仮想アドレスを変換するために用いられるので、一次領域テーブル又はセグメント・テーブルと呼ばれる。]
[0033] 一次実空間制御（Ｒ）：制御レジスタ１のビット５８が０であれば、レジスタは領域テーブル又はセグメント・テーブル指示を含む。ビット５８が１であれば、レジスタは実空間指示を含む。ビット５８が１である場合、セグメント・テーブル・エントリの変換ルックアサイド・バッファ表示内の共通セグメント・ビットの値１は、制御レジスタ１の中のトークン基点と変換ルックアサイド・バッファ・エントリの中のテーブル基点との間に一致が存在したとしても、一次アドレス空間への参照を変換するときにエントリ及びそれが指示する変換ルックアサイド・バッファ・ページ・テーブル・コピーが用いられることを防止する。]
[0034] 一次指示タイプ制御（ＤＴ）：Ｒが０である場合、制御レジスタ１の中のテーブル指示タイプは、レジスタ内のビット６０及び６１によって以下のように指定される。]
[0035] Ｒが０である場合、最左端の１ビットがアドレスのビット位置０−１０にある仮想アドレスを変換するためにＰＡＳＣＥの使用が試行される場合には、ビット６０及び６１は二進数字１１でなければならない。同様に、最左端の１ビットがアドレスのビット位置１１−２１にある場合には、ビット６０及び６１は二進数字１１又は１０でなければならず、最左端の１ビットがアドレスのビット位置２２−３２にある場合には、二進数字１１、１０、又は０１でなければならない。それ以外の場合には、ＡＳＣＥタイプ例外が認識される。]
[0036] 一次領域テーブル又はセグメント・テーブル長（ＴＬ）：制御レジスタ１の中の一次領域テーブル指示又はセグメント・テーブル指示のビット６２及び６３は、一次領域テーブル又はセグメント・テーブルの長さを４，０９６バイトの単位で指定し、従って、領域テーブル又はセグメント・テーブルの長さを５１２エントリの倍数として可変にする。一次領域テーブル又はセグメント・テーブルの長さは、４，０９６バイト単位で、ＴＬの値より１多い。長さフィールドの内容は、そのテーブルによって変換されるべき仮想アドレスの一部（ＲＦＸ、ＲＳＸ、ＲＴＸ、又はＳＸ）が、そのテーブルの範囲内にあるエントリを指示しているかどうかを確立するために用いられる。]
[0037] 一次実空間トークン基点：制御レジスタ１の中の一次実空間のビット０−５１は、右に１２個の０が付加されると、６４ビットのアドレスを形成し、このアドレスは、一次アドレス空間の参照のための仮想と実が等しい変換（virtual equals real translation）を提供する変換ルックアサイド・バッファ・エントリの形成及び使用の際に用いることができる。このアドレスはトークンとしてのみ用いられるものであり、ストレージ参照を実施するために用いられるものではないが、それでもなお、有効なアドレスでなければならない。そうでなければ、制御レジスタ１の内容が用いられるときに、正しくない変換ルックアサイド・バッファ・エントリが用いられることがある。]
[0038] 制御レジスタ１の以下のビット、即ち、レジスタが領域テーブル指示又はセグメント・テーブル指示を含む場合のビット５２、５３及び５９、レジスタが実空間指示を含む場合のビット５２、５３及び５９−６３は、割り当てられず、無視される。]
[0039] 制御レジスタ７
制御レジスタ７は、二次アドレス空間制御要素（ＳＡＳＣＥ）を含む。一実施形態において、制御レジスタ７は、レジスタ内の実空間制御ビット（Ｒ）に応じて、以下の２つのフォーマットのうちの１つを有する。即ち、]
[0040] 制御レジスタ１３
制御レジスタ１３は、ホーム・アドレス空間制御要素（ＨＡＳＣＥ）を含む。一実施形態において、制御レジスタ１３は、レジスタ内の実空間制御ビット（Ｒ）に応じて、以下の２つのフォーマットのうちの１つを有する。即ち、]
[0041] アクセス・レジスタ
ＣＰＵは、０−１５の番号を与えられた１６個のアクセス・レジスタを有する。アクセス・レジスタは、ＡＳＣＥの間接的な指定を含む３２個のビット位置から成る。ＡＳＣＥは、動的アドレス変換（ＤＡＴ）機構によって、対応するアドレス空間に対する参照を変換するために用いられるパラメータである。ＣＰＵがアクセス・レジスタ・モードと呼ばれるモード（プログラム・ステータス・ワード内のビットによって制御される）にある場合、ストレージ・オペランド参照のための論理アドレスを指定するために用いられる命令Ｂフィールドがアクセス・レジスタを指示し、そのアクセス・レジスタによって指定されるＡＳＣＥが、ＤＡＴによって、行われている参照のために用いられる。命令によっては、Ｂフィールドの代わりにＲフィールドが用いられることもある。アクセス・レジスタの内容をロード及びストアするための命令、並びに１つのアクセス・レジスタの内容を別のアクセス・レジスタに移動するための命令が与えられる。]
[0042] アクセス・レジスタ１−１５の各々は、現在の命令空間（一次アドレス空間）を含めた任意のアドレス空間を指示することができる。アクセス・レジスタ０は、一次アドレス空間を指示する。アクセス・レジスタ１−１５のうちの１つがアドレス空間を指示するために用いられている場合、ＣＰＵは、そのアクセス・レジスタの内容を変換することによって、どのアドレス空間が指示されているかを判定する。アクセス・レジスタ０がアドレス空間を指示するために用いられる場合、ＣＰＵは、そのアクセス・レジスタが一次命令空間を指示するものとして扱い、アクセス・レジスタの実際の内容は検査しない。従って、１６個のアクセス・レジスタは、任意の一時点に、一次命令空間と、最大で１５個の他の空間とを指示することができる。]
[0043] プログラム・ステータス・ワード（ＰＳＷ）
プログラム・ステータス・ワードは、命令アドレスと、条件コードと、命令の順序付けを制御し、ＣＰＵの状態を決定するために用いられる他の情報とを含む。アクティブな又は制御中のプログラム・ステータス・ワードは、カレント・プログラム・ステータス・ワードと呼ばれる。これは、現在実行されているプログラムを支配する。]
[0044] ＣＰＵは割り込み能力を有し、これにより、ＣＰＵを例外条件及び外部刺激に応答して別のプログラムに迅速に切り替えることが可能になる。割り込みが発生すると、ＣＰＵは、カレント・プログラム・ステータス・ワードを、古いプログラム・ステータス・ワード位置と呼ばれる、特定の割り込みのクラス毎に割り当てられたストレージ位置に置く。ＣＰＵは、第２の割り当てられたストレージ位置から新たなプログラム・ステータス・ワードをフェッチする。この新たなプログラム・ステータス・ワードが、次に実行されるプログラムを決定する。割り込みの処理が終了すると、割り込みを扱うプログラムは、割り込まれたプログラムが続行できるように、古いプログラム・ステータス・ワードをリロードして、それを再びカレント・プログラム・ステータス・ワードとすることができる。]
[0045] 割り込みには、外部、Ｉ／Ｏ、マシン・チェック、プログラム、再起動、及びスーパーバイザー・コールの６つのクラスがある。各クラスは、実ストレージに永続的に割り当てられた、古いプログラム・ステータス・ワード位置と新しいプログラム・ステータス・ワード位置との別個のペアを有する。]
[0046] カレント・プログラム・ステータス・ワード
ＣＰＵ内のカレント・プログラム・ステータス・ワードは、現在アクティブなプログラムの実行に必要な情報を含む。プログラム・ステータス・ワードは、１２８ビット長であり、命令アドレス、条件コード、及び他の制御フィールドを含む。一般に、プログラム・ステータス・ワードは、命令の順序付けを制御し、ＣＰＵの状態のうちの多くを、現在実行中のプログラムとの関係で保持及び表示するために用いられる。付加的な制御及び状態情報は、制御レジスタ及び永続的に割り当てられたストレージ位置に含まれる。ＣＰＵの状態は、新たなプログラム・ステータス・ワード又はプログラム・ステータス・ワードの一部をロードすることによって変更することができる。]
[0047] ＣＰＵの割り込み中に、ＣＰＵの状態を保存するためにカレント・プログラム・ステータス・ワードをストアし、次いで新たなプログラム・ステータス・ワードをロードすることによって、制御が切り替えられる。ＬＯＡＤ ＰＳＷ又はＬＯＡＤ ＰＳＷ ＥＸＴＥＮＤＥＤの実行、又は初期プログラム・ロード・シーケンスの終結の成功により、新たなプログラム・ステータス・ワードが導入される。命令アドレスは、逐次的な命令実行によって更新され、成功した分岐によって置換される。プログラム・ステータス・ワードの一部の上で動作する他の命令が与えられる。]
[0048] プログラム・ステータス・ワードを変更する命令の割り込み又は実行が完了すると、新たな又は修正されたプログラム・ステータス・ワードがアクティブになる（即ち、カレント・プログラム・ステータス・ワードに導入された情報がＣＰＵに対する制御を担う）。プログラム・ステータス・ワードを変更する命令に関連するプログラム・イベント記録（ＰＥＲ）のための割り込みは、その動作の開始時に有効なＰＥＲマスクの制御下で生じる。プログラム・ステータス・ワードのビット０−７は集合的にシステム・マスクと呼ばれる。一実施形態において、プログラム・ステータス・ワードは以下のフォーマットを有する。]
[0049] 以下は選択されたプログラム・ステータス・ワードフィールドの機能の概要である。]
[0050] ＤＡＴモード（Ｔ）：ビット５は、ストレージにアクセスするために用いられる論理アドレス及び命令アドレスの暗黙的な動的アドレス変換が行われるかどうかを制御する。ビット５が０である場合には、ＤＡＴはオフであり、論理アドレス及び命令アドレスは実アドレスとして扱われる。ビット５が１である場合には、ＤＡＴはオンであり、動的アドレス変換機構が起動される。]
[0051] ＰＳＷキー：ビット８−１１は、ＣＰＵによるストレージ参照のためのアクセス・キーを形成する。参照がキー制御保護を受ける場合は、情報がストアされるとき又は情報がフェッチに対して保護されている位置からフェッチされるときに、ＰＳＷキーは、ストレージ・キーと照合される。しかし、ＭＯＶＥＴＯ ＰＲＩＭＡＲＹ、ＭＯＶＥ ＴＯ ＳＥＣＯＮＤＡＲＹ、ＭＯＶＥ ＷＩＴＨＫＥＹ、ＭＯＶＥ ＷＩＴＨ ＳＯＵＲＣＥ ＫＥＹ、及びＭＯＶＥ ＷＩＴＨ ＤＥＳＴＩＮＡＴＩＯＮ ＫＥＹの各々のオペランドのうちの１つについては、オペランドとして指定されるアクセス・キーがＰＳＷキーの代わりに用いられる。]
[0052] アドレス空間制御（ＡＳ）：ビット１６及び１７は、プログラム・ステータス・ワードのビット５と共に、変換モードを制御する。]
[0053] 条件コード（ＣＣ）：ビット１８及び１９は２ビットの条件コードである。条件コードは、特定の命令の実行で得られた結果に応じて、０、１、２、又は３に設定される。ほとんどの算術演算及び論理演算、並びに幾つかの他の演算は、条件コードを設定する。ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ命令は、分岐のための基準として、条件コード値のいずれかの選択を指定することができる。]
[0054] 命令アドレス：プログラム・ステータス・ワードのビット６４−１２７は、命令アドレスである。このアドレスは、ＣＰＵが待機状態（プログラム・ステータス・ワードのビット１４が１）でない限り、次に実行される命令の最左端のバイトの位置を指示する。]
[0055] アドレスのタイプ及びフォーマット
主ストレージをアドレス指定するために、絶対、実、及び仮想の３つの基本的なアドレスのタイプが認識される。アドレスは、ストレージ・アクセスの間にアドレスに適用される変形に基づいて区別される。アドレス変換は、仮想アドレスを実アドレスに変換する。プリフィックス付加は、実アドレスを絶対アドレスに変換する。３つの基本的なアドレス・タイプに加えて、命令及びカレント・モードに応じて、３つの基本的なタイプのうちの１つ又は他の１つとして扱われる付加的なタイプが定義される。]
[0056] 絶対アドレス
絶対アドレスは、主ストレージ位置に割り当てられたアドレスである。絶対アドレスは、いかなる変形も行われることなく、ストレージ・アクセスのために用いられる。構成内のチャネル・サブシステム及び全てのＣＰＵは、同じ絶対アドレスを用いることによっで、共有された主ストレージ位置を参照する。利用可能な主ストレージには、通常、０から始まる連続した絶対アドレスが割り当てられ、このアドレスは整数の境界上の完全な４キロバイトのブロックで割り当てられる。物理位置に割り当てられていないブロック内の絶対アドレスを用いようとする試行が行われた場合、例外が認識される。幾つかのモデルでは、オペレータが絶対アドレスと物理位置との間の対応を変更することを許可する、ストレージ再構成制御が提供されることがある。しかし、どの時点であっても、１つの物理位置に１つより多くの絶対アドレスが割り当てられることはない。その絶対アドレスに従って配列されたバイト位置から成るストレージを、絶対ストレージと呼ぶ。]
[0057] 実アドレス
実アドレスは、実ストレージにおける位置を特定する。主ストレージへのアクセスのために実アドレスが用いられる場合には、実アドレスをプリフィックス付加によって変換して、絶対アドレスが形成される。任意の一瞬において、構成内のＣＰＵごとに、実アドレスから絶対アドレスへのマッピングが１つ存在する。実アドレスが、ＣＰＵによって主ストレージにアクセスするために用いられる場合には、実アドレスをプリフィックス付加によって絶対アドレスに変換することができる。具体的な変形は、そのＣＰＵのためのプリフィックス・レジスタ内の値によって定められる。その実アドレスに従って配列されたバイト位置から成るストレージを、実ストレージと呼ぶ。]
[0058] 仮想アドレス
仮想アドレスは、仮想ストレージにおける位置を特定する。主ストレージへのアクセスのために仮想アドレスが用いられる場合には、仮想アドレスは、動的アドレス変換によって、プリフィックス付加を行うと絶対アドレスを形成することができる実アドレスに変換されるか、又は直接、絶対アドレスに変換されるかのいずれかである。]
[0059] 一次仮想アドレス
一次仮想アドレスは、一次アドレス空間制御要素（ＰＡＳＣＥ）によって変換されるべき仮想アドレスである。論理アドレスは、一次空間モードにある場合に一次仮想アドレスとして扱われる。命令アドレスは、一次空間モード、二次空間モード、又はアクセス・レジスタ・モードにある場合に一次仮想アドレスとして扱われる。ＭＯＶＥＴＯ ＰＲＩＭＡＲＹの第１オペランド・アドレス、及びＭＯＶＥ ＴＯ ＳＥＣＯＮＤＡＲＹの第２オペランド・アドレスは、一次仮想アドレスとして扱われる。]
[0060] 二次仮想アドレス
二次仮想アドレスは、二次アドレス空間制御要素（ＳＡＳＣＥ）によって変換されるべき仮想アドレスである。論理アドレスは、二次空間モードにある場合に二次仮想アドレスとして扱われる。ＭＯＶＥＴＯ ＰＲＩＭＡＲＹの第２オペランド・アドレス、及びＭＯＶＥ ＴＯ ＳＥＣＯＮＤＡＲＹの第１オペランド・アドレスは、二次仮想アドレスとして扱われる。]
[0061] ＡＲ指定仮想アドレス
ＡＲ指定仮想アドレスは、アクセス・レジスタ指定アドレス空間制御要素によって変換されるべき仮想アドレスである。論理アドレスは、アクセス・レジスタ・モードにある場合にＡＲ指定仮想アドレスとして扱われる。]
[0062] ホーム仮想アドレス
ホーム指定仮想アドレスは、ホーム・アドレス空間制御要素（ＨＡＳＣＥ）によって変換されるべき仮想アドレスである。論理アドレス及び命令アドレスは、ホーム空間モードにある場合にホーム仮想アドレスとして扱われる。]
[0063] 命令アドレス
ストレージから命令をフェッチするために用いられるアドレスは、命令アドレスと呼ばれる。命令アドレスは、実モードにあるときには実アドレスとして扱われ、一次空間モード、二次空間モード、又はアクセス・レジスタ・モードにあるときには一次仮想アドレスとして扱われ、ホーム空間モードにあるときにはホーム仮想アドレスとして扱われる。カレント・プログラム・ステータス・ワード内の命令アドレス、及びＥＸＥＣＵＴＥのターゲット・アドレスは、命令アドレスである。]
[0064] 実効アドレス
ある状況においては、「実効アドレス」という用語を用いることが便利である。実効アドレスは、動的アドレス変換又はプリフィックス付加によるいずれかの変形が行われる前に存在するアドレスである。実効アドレスは、レジスタ内において直接指定されることもあり、又はアドレス算術演算の結果であることもある。アドレス算術演算は、ベースと変位との加算、又はベースとインデックスと変位との加算である。]
[0065] プリフィックス付加
プリフィックス付加は、実アドレスの０−８１９１の範囲を、ＣＰＵごとに絶対ストレージ内の異なるブロックに割り当て、それにより、特に割り込みの処理の際に、主ストレージを共有する１つより多くのＣＰＵが最小限の干渉で同時に動作することを可能にする能力を提供する。プリフィックス付加により、０−８１９１の範囲の実アドレスを、そのＣＰＵのためのプリフィックス・レジスタのビット位置０−５０における値によって識別される８Ｋバイトの絶対アドレス・ブロック（プリフィックス領域）に１対１で対応させ、且つ、プリフィックス・レジスタ内のその値によって識別される実アドレス・ブロックを、絶対アドレス０−８１９１に１対１で対応させる。残りの実アドレスは、対応する絶対アドレスと同一である。この変形により、各ＣＰＵは、最初の８Ｋバイトと、他のＣＰＵのプリフィックス・レジスタによって指示される位置とを含む、主ストレージの全てにアクセスするこが可能になる。]
[0066] プリフィックスは、プリフィックス・レジスタのビット位置０−５０に含まれる５１ビット量である。一実施形態において、プリフィックス・レジスタは、以下のフォーマットを有する。]
[0067] プリフィックス付加が適用された場合、実アドレスは、実アドレスのビット０−５０に応じて、以下の規則のうちの１つを用いることによって絶対アドレスに変形される。即ち、
アドレスのビット０−５０は、全てが０であれば、プリフィックスのビット０−５０で置き換えられる。
アドレスのビット０−５０は、プリフィックスのビット０−５０と等しければ、０で置き換えられる。
アドレスのビット０−５０は、０でないものがあり、且つプリフィックスのビット０−５０と等しくなければ、変更されないままである。]
[0068] ストレージに提示されたアドレスのみがプリフィックス付加によって変換される。アドレスのソースの内容は変更されないままである。]
[0069] 実アドレスと絶対アドレスとは、プリフィックス・レジスタが全て０を含み、従って実アドレスと対応する絶対アドレスとが同一である場合でさえ、区別される。]
[0070] 図１５は、実アドレスと絶対アドレスとの間の関係を示す。] 図１５
[0071] アドレス空間は、整数番号の連続シーケンス（仮想アドレス）であり、各番号をストレージ内のバイト位置に関連付けることを可能にする特定の変形パラメータを伴う。シーケンスは、０から開始して左から右へと進む。]
[0072] 仮想アドレスは、ＣＰＵによって主ストレージにアクセスするために用いられる場合、最初に、動的アドレス変換（ＤＡＴ）によって実アドレス又は絶対アドレスに変換される。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。ＤＡＴは、変形パラメータとして、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及びページ・テーブルを用いることができる。特定のアドレス空間のための最も高位のレベルのテーブルの指示（基点及び長さ）はアドレス空間制御要素（ＡＳＣＥ）と呼ばれ、これは、ＤＡＴによる使用のために制御レジスタ内に見出されるか、又はアクセス・レジスタによって指定された通りのものである。あるいは、アドレス空間のためのＡＳＣＥが実空間指示の場合もあり、これは、ＤＡＴが、いかなるテーブルも用いることなく単に仮想アドレスを実アドレスとして扱うことで仮想アドレスを変換するということを示す。]
[0073] ＤＡＴは、異なる時点で、異なる制御レジスタ内のＡＳＣＥか、又はアクセス・レジスタによって指定されたＡＳＣＥを用いる。選択は、カレント・プログラム・ステータス・ワードにおいて指定される変換モードによって決定される。一次空間モード、二次空間モード、アクセス・レジスタ・モード、及びホーム空間モードの４つの変換モードが利用可能である。変換モードに応じて、異なるアドレス空間をアドレス指定することが可能である。]
[0074] ＣＰＵが一次空間モード又は二次空間モードにある場合にはいつでも、ＣＰＵは、２つのアドレス空間、即ち一次アドレス空間及び二次アドレス空間に属する仮想アドレスを変換することができる。ＣＰＵがアクセス・レジスタ・モードにある場合にはいつでも、ＣＰＵは、最大で１６個のアドレス空間、即ち、一次アドレス空間及び最大で１５個のＡＲ指定アドレス空間の仮想アドレスを変換することができる。ＣＰＵがホーム空間モードにある場合にはいつでも、ＣＰＵは、ホーム・アドレス空間の仮想アドレスを変換することができる。]
[0075] 一次アドレス空間は、一次アドレス空間制御要素（ＰＡＳＣＥ）によって変換される一次仮想アドレスから成るので、それ自体として識別される。同様に、二次アドレス空間は、二次アドレス空間制御要素（ＳＡＳＣＥ）によって変換される二次仮想アドレスから成る。ＡＲ指定アドレス空間は、アクセス・レジスタ指定アドレス空間制御要素（ＡＲ指定ＡＳＣＥ）によって変換されるＡＲ指定仮想アドレスから成り、ホーム・アドレス空間は、ホーム・アドレス空間制御要素（ＨＡＳＣＥ）によって変換されるホーム仮想アドレスから成る。一次ＡＳＣＥ及び二次ＡＳＣＥは、それぞれ制御レジスタ１及び７の中にある。ＡＲ指定ＡＳＣＥは、制御レジスタ１及び７の中にある場合もあり、又は、ＡＳＮ第２テーブル・エントリと呼ばれるテーブル・エントリの中にある場合もある。ＨＡＳＣＥは、制御レジスタ１３の中にある。]
[0076] 動的アドレス変換
動的アドレス変換は、仮想アドレスを（例えば、ストレージ参照中に）対応するメイン・メモリ・アドレス（本実施形態においては実アドレス又は絶対アドレス）に変換するプロセスである。仮想アドレスは、一次仮想アドレス、二次仮想アドレス、アクセス・レジスタ指定仮想アドレス、又はホーム仮想アドレスとすることができる。これらのアドレスは、それぞれ、ＰＡＳＣＥ、ＳＡＳＣＥ、ＡＲ指定ＡＳＣＥ、又はＨＡＳＣＥによって変換される。適切なＡＳＣＥを選択した後の変換プロセスは、４つのタイプの仮想アドレスの全てについて同一である。]
[0077] アドレス指定変換モード
実効アドレスは、動的アドレス変換又はプリフィックス付加によるいずれかの変形が行われる前に存在するアドレス（仮想アドレス）である。動的アドレス変換を制御するプログラム・ステータス・ワード内の３つのビットは、ＤＡＴモード・ビットであるビット５と、アドレス空間制御ビットであるビット１６及び１７である。ＤＡＴモード・ビットが０である場合、ＤＡＴはオフであり、ＣＰＵは実モードにある。ＤＡＴモード・ビットが１の場合、ＤＡＴはオンであり、ＣＰＵはアドレス空間制御ビットによって指示される変換モードにある。即ち、二進数字００は一次空間モードを指示し、二進数字０１はアクセス・レジスタ・モードを指示し、二進数字１０は二次空間モードを指示し、二進数字１１はホーム空間モードを指示する。種々のモードを、各モードにおけるアドレスの取り扱いと共に以下に示す。]
[0078] プログラム・ステータス・ワードは１２８ビット・ワードであり、これは、一部が、アドレス指定モードを示す２ビットを与える。一実施形態において、ビット３１は拡張アドレス指定モード（ＥＡ）ビットであり、ビット３２はベース・アドレス指定モード（ＢＡ）ビットである。これらの２つのビットは、アドレスのサイズを示す。これらの２つのビットの各々の状態は、二進数（１又は０）である。ＥＡビットが０であり、且つＢＡビットが０であるならば、２４ビット・アドレス指定が示される。２４ビット・アドレス指定が示される場合、６４ビット・ワード（６４ビット・エンティティは一般に倍長語と呼ばれる）のビット４０−６３が、アドレスが配置される位置である。命令アドレスが１２８ビット・エンティティ（４倍長語）の２番目の６４ビットを占める場合、プログラム・ステータス・ワードにおけるビット位置は以下の通りである。２４ビット・モードでは、命令アドレスは、プログラム・ステータス・ワードのビット１０４−１２７に置かれる。３１ビット・モードでは、命令アドレスは、プログラム・ステータス・ワードのビット９７−１２７に置かれる。６４ビット・モードでは、命令アドレスは、プログラム・ステータス・ワードのビット６４−１２７に置かれる。ＥＡビットが０であり、且つＢＡビットが１であるならば、３１ビット・アドレス指定が示される。適切な６４ビット・ワードは、ビット位置３３−６３に配置された３１ビット・アドレスを含む。ＥＡビットが１であり、且つＢＡビットが１であるならば、６４ビット・ワードのビット０−６３、即ち６４ビット全体がアドレスを含む。そうでない場合には、例外条件が示される。一旦、アドレス指定モードが取得されると、ＡＳＣＥを決定する必要がある。]
[0079] アドレス空間制御要素（ＡＳＣＥ）
ここで、プログラム・ステータス・ワードを用いて仮想アドレスの動的アドレス変換のための実効アドレス空間制御要素（ＡＳＣＥ）を決定する方法の一実施形態を示す、図３を参照する。ＡＳＣＥは、例えば、２ギガバイト（ギガ＝２３０）のアドレス空間を指定することができる。又は、ＡＳＣＥは、例えば、４テラバイト（テラ＝２４０）、８ペタバイト（ペタ＝２５０）、又は１６エクサバイト（エクサ＝２６０）のアドレス空間を指定することができる。又は、ＡＳＣＥは、実空間指示を指定することができる。実空間指示は、仮想アドレスを、１つ又は複数のアドレス変換テーブルを参照することなく、ストレージ内で実アドレスとして扱うようにさせる。] 図３
[0080] プログラム・ステータス・ワード３００は、変換（Ｔ）ビット３０２及びアドレス空間（ＡＳ）ビット３０４を含む。３０６において、変換（Ｔ）ビットが０であれば、アドレスは実アドレス３２６である。３０８において、アドレス空間（ＡＳ）が０に等しければ（二進数字００）、この仮想アドレスのための実効ＡＳＣＥは、一次アドレス空間制御要素（ＰＡＳＣＥ）３１０である。３１２において、アドレス空間（ＡＳ）が１に等しければ（二進数字０１）、実効ＡＳＣＥは、アクセス・レジスタ指定アドレス空間制御要素３１４である。３１６において、アドレス空間（ＡＳ）が２に等しければ（二進数字１０）、実効ＡＳＣＥは、二次アドレス空間制御要素（ＳＡＳＣＥ）３１８である。それ以外の場合には、アドレス空間（ＡＳ）は３に等しく（二進数字１１）、実効ＡＳＣＥはホーム・アドレス空間制御要素（ＨＡＳＣＥ）３２２である。]
[0081] 実効ＡＳＣＥを選択した後の動的アドレス変換プロセスは、好ましくは、４つのタイプの仮想アドレスの全てについて同一である。]
[0082] セグメント・テーブル指示又は領域テーブル指示は、オペレーティング・システムによって実ストレージ又は絶対ストレージ内に確立されたテーブルによる変換を実行させる。実空間指示は、ストレージ内のテーブルを用いることなく、仮想アドレスを単に実アドレスとして扱わせる。]
[0083] セグメント・テーブル指示又は領域テーブル指示を用いる場合の変換プロセスにおいて、３つのタイプの情報単位、即ち、領域、セグメント、及びページが認識される。領域は、２ギガバイトにわたり、且つ２ギガバイト境界から始まる逐次的な仮想アドレス・ブロックである。セグメントは、１ギガバイトにわたり、且つ１ギガバイト境界から始まる逐次的な仮想アドレス・ブロックである。ページは、４キロバイトにわたり、且つ４キロバイト境界から始まる逐次的な仮想アドレス・ブロックである。]
[0084] 仮想アドレスのフォーマット
仮想アドレスの変換は、実アドレス又は絶対アドレスを取得するために、変換テーブル階層構造の複数の変換テーブルを参照することを伴うことができる。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。仮想アドレスは、変換テーブル階層構造の変換テーブル内のエントリに対するインデックスを含む。仮想アドレスは、従って、４つの主要フィールドに分割される。ビット０−３２は領域インデックス（ＲＸ）と呼ばれ、ビット３３−４３はセグメント・インデックス（ＳＸ）と呼ばれ、ビット４４−５１はページ・インデックスと呼ばれ、ビット５２−６３はバイト・インデックス（ＢＸ）と呼ばれる。一実施形態において、仮想アドレスは以下のフォーマットを有する。]
[0085] 仮想アドレス空間は、そのＡＳＣＥによって決定される通りに、１つの領域から成る２ギガバイトの空間とすることができ、又は最大８ギガバイト領域から成る最大で１６エクサバイトまでの空間とすることができる。２ギガバイトのアドレス空間に適用される仮想アドレスのＲＸ部分は、全て０でなければならない。そうでない場合には、例外が認識される。仮想アドレスのＲＸ部分は、それ自体が３つのフィールドに分割される。ビット０−１０は領域第１インデックス（ＲＦＸ）と呼ばれ、ビット１１−２１は領域第２インデックス（ＲＳＸ）と呼ばれ、ビット２２−３２は領域第３インデックス（ＲＴＸ）と呼ばれる。一実施形態において、仮想アドレスのビット０−３２は、以下のフォーマットを有する。]
[0086] ＲＴＸが最左端の有効部分（significant part）となっている仮想アドレス（４２ビット・アドレス）は、４テラバイト（２０４８領域）をアドレス指定することができ、ＲＳＸが最左端の有効部分となっている仮想アドレス（５３ビット・アドレス）は、８ペタバイト（４，１９３，０４４領域）をアドレス指定することができ、ＲＦＸが最左端の有効部分となっている仮想アドレス（６４ビット・アドレス）は、１６エクサバイト（８，５８９，９３４，５９２領域）をアドレス指定することができる。]
[0087] ＲＸが０である仮想アドレスは、２つの変換テーブル、即ちセグメント・テーブル及びページ・テーブルによって実アドレスに変換することができる。ＥＤＡＴファシリティがイネーブルであれば、変換はセグメント・テーブルのみで完了させることができる。ＲＦＸは非０であってもよく、その場合は、領域第１テーブル、領域第２テーブル、及び領域第３テーブルが必要とされる。ＲＦＸが０である場合でも、ＲＳＸが非０であってもよく、その場合、領域第２テーブル及び領域第３テーブルが必要とされる。ＲＦＸ及びＲＳＸが０である場合でも、ＲＴＸは非０であってもよく、その場合、領域第３テーブルが必要とされる。]
[0088] あるアドレス空間のためのＡＳＣＥが、そのアドレス空間に対する参照を変換するために必要とされる最も高レベルのテーブル（領域第１テーブルから始まり、下位に向けてセグメント・テーブルまで続く）を指示していない場合、例外が認識される。]
[0089] 仮想アドレスの動的変換
ここで、図３において決定された実効ＡＳＣＥを用いて、仮想アドレスの変換に用いられる変換テーブル階層構造内の最初の変換テーブルを決定する一実施形態を示す、図４を参照する。] 図３ 図４
[0090] 一実施形態において、制御レジスタ１（ＣＲ１）はＰＡＳＣＥを含む。制御レジスタ７（ＣＲ７）はＳＡＳＣＥを含む。制御レジスタ１３（ＣＲ１３）はＨＡＳＣＥを含み、アクセス・レジスタ変換（ＡＲＴ）プロセスによって導出されるアドレス空間第２テーブル・エントリ（ＡＳＴＥ）はアクセス・レジスタ指定アドレス空間制御要素を含む。実効ＡＳＣＥ４００は、これらの位置のうちの１つから選択される。]
[0091] 実効ＡＳＣＥ４００の第１の部分は、領域第１テーブル、領域第２テーブル、領域第３テーブル、又はセグメント・テーブルのうちのいずれかを指示する基点アドレスを含んだテーブル基点４０２を含む。テーブル基点（ビット０．．．５１）に対して１２個の二進数字０が付加されると、仮想アドレスの変換に用いられる変換テーブル階層構造の中で最も高位の変換テーブルの６４ビットの基点アドレスが形成される。実効ＡＳＣＥ４００はさらに、実空間制御（Ｒ）ビット４０４及びＤＴビット４０６も含む。実空間制御（Ｒ）ビットが０の場合、どの特定の基点アドレスがテーブル基点４０２であるのかを判定するためにＤＴがセレクタ４０８によってデコードされる。ＤＴビットが３（二進数字１１）に等しい場合、テーブル基点４０２は領域第１テーブル４１０を指示する。ＤＴビットが２（二進数字１０）に等しい場合、テーブル基点４０２は領域第２テーブル４１２を指示する。ＤＴビットが１（二進数字０１）に等しい場合、テーブル基点４０２は領域第３テーブル４１４指示する。そうではなくて、ＤＴビットが０（二進数字００）に等しい場合、テーブル基点４０２はセグメント・テーブル４１６を指示する。]
[0092] 領域第１テーブル、領域第２テーブル、又は領域第３テーブルは、単に領域テーブルと呼ばれることもある。同様に、領域第１テーブル指示、領域第２テーブル指示、又は領域第３テーブル指示は、領域テーブル指示と呼ばれることもある。領域テーブル、セグメント・テーブル、及びページ・テーブルは、実ストレージの現在の割り当てを反映する。ページは、仮想ストレージの割り当てに対して用いられる用語である。実ストレージは固定ブロック単位で割り振られる。ページは、逐次的な仮想アドレスの組に対して割り当てられた場合でさえも、実ストレージ内で隣接している必要はない。]
[0093] 変換に用いられるＡＳＣＥが領域第１テーブル指示である場合には、変換プロセスは、例えば、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意にページ・テーブルを用いたマルチ・レベル・ルックアップから成る。これらのテーブルは、実ストレージ又は絶対ストレージ内に存在する。ＡＳＣＥが、領域第２テーブル指示、領域第３テーブル指示、又はセグメント・テーブル指示である場合、指示されたレベルより高位のレベルのテーブルにおけるルックアップは省かれ、より高位レベルのテーブル自体が省かれる。]
[0094] ここで、変換テーブル階層構造を用いた仮想アドレスの動的アドレス変換の一実施形態を示す、図５を参照する。] 図５
[0095] 図４の実効ＡＳＣＥ４００は、指示タイプ（ＤＴ）ビット４０６を含む。ＡＳＣＥの実空間制御（Ｒ）ビット４０４が０の場合、テーブル基点４０２がどの基点アドレスを指示するのかを判定するために、ＤＴビットはセレクタ４０８によってデコードされる。実空間制御（Ｒ）ビットが１の場合、動的アドレス変換は、図６のノードＤ５６４において示されるようにして行われる。] 図４ 図６
[0096] セレクタ４０８において、ＤＴビットが３（二進数字１１）に等しい場合、変換テーブル階層構造において指示される最初のテーブルは、領域第１テーブルである。テーブル基点４０２に対して、５０２において、仮想アドレスの領域第１インデックス（ＲＦＸ）５０８部分が算術的に加算され、領域第１テーブル内の領域第１テーブル・エントリ５０６が参照される。テーブル基点（右側に１２個の０が付加されたもの、又は４０９６を乗じたもの）が、インデックスに８を乗じた積（又は右側に３つの０が付加されたインデックス）に対して加算される。領域第１テーブル・エントリは、変換に用いられる変換テーブル階層構造の中で次に下位のテーブルに対する領域第２テーブル基点５０４を含む。領域第１テーブルの次に下位のテーブルは、領域第２テーブルである。領域第１テーブル・エントリの無効（Ｉ）ビットが１に等しい場合には、その領域第１テーブル・エントリは無効であり、変換に用いることはできない。例外条件が示される。]
[0097] セレクタ４０８において、ＤＴビットが２（二進数字１０）に等しい場合、変換テーブル階層構造において指示される最初のテーブルは、領域第２テーブルである。テーブル基点４０２に対して、５１０において、仮想アドレスの領域第２インデックス（ＲＳＸ）５１６部分が算術的に加算され、領域第２テーブル内の領域第２テーブル・エントリ５１４が参照される。テーブル基点（右側に１２個の０が付加されたもの、又は４０９６を乗じた）が、インデックスに８を乗じた積（又は右側に３つの０が付加されたインデックス）に対して加算される。領域第２テーブル・エントリは、変換に用いられる変換テーブル階層構造の中で次に下位のテーブルに対する領域第３テーブル基点５１２を含む。領域第２テーブルの次に下位のテーブルは、領域第３テーブルである。領域第２テーブル・エントリの無効（Ｉ）ビットが１に等しい場合には、その領域第２テーブル・エントリは無効であり、例外条件が示される。]
[0098] セレクタ４０８において、ＤＴビットが１（二進数字（０１）に等しい場合、変換テーブル階層構造において指示される最初のテーブルは、領域第３テーブルである。テーブル基点４０２に対して、５１８において、仮想アドレスの領域第３インデックス（ＲＴＸ）５２４部分が算術的に加算され、領域第３テーブル内の領域第３テーブル・エントリ５２２が参照される。テーブル基点（右側に１２個の０が付加されたもの、又は４０９６を乗じたもの）が、インデックスに８を乗じた積（又は、右側に３つの０が付加されたインデックス）に対して加算される。領域第３テーブル・エントリは、変換に用いられる変換テーブル階層構造の中で次に下位のテーブルに対するセグメント・テーブル基点５２０を含む。領域第３テーブルの次に下位のテーブルは、セグメント・テーブルである。領域第３テーブル・エントリの無効（Ｉ）ビットが１に等しい場合には、その領域第３テーブル・エントリは無効であり、例外条件が示される。]
[0099] セレクタ４０８において、ＤＴビットが０（二進数字（００）に等しい場合、変換テーブル階層構造において指示される最初のテーブルは、セグメント・テーブルである。テーブル基点４０２に対して、５２６において、仮想アドレスのセグメント・インデックス（ＳＸ）５３２部分が算術演算的に加算され、セグメント・テーブル内のセグメント・テーブル・エントリ５３０が参照される。テーブル基点（右側に１２個の０が付加されたるか、又は４０９６を乗じたもの）が、インデックスに８を乗じた積（又は右側に３つの０が付加されたインデックス）に対して加算される。セグメント・テーブル・エントリは、どちらも５２８で示される、ページ・テーブルに対する基点アドレスか、又はセグメント・フレーム絶対アドレス（ＳＦＡＡ）を含む。セグメント・テーブル・エントリの無効（Ｉ）ビットが１に等しい場合には、そのセグメント・テーブル・エントリは無効であり、例外条件が示される。]
[0100] ５３８において、セグメント・テーブルのＳＴＥフォーマット制御（ＦＣ）ビットが検査される。ＳＴＥフォーマット制御が１である場合、セグメント・テーブル・エントリ５３０はセグメント・フレーム絶対アドレス（ＳＦＡＡ）５５２を含み、動的アドレス変換は図７のノード５６２を参照して続行する。そうでない場合には、セグメント・テーブルから取得されたセグメント・テーブル・エントリはページ・テーブル基点アドレスを含み、動的アドレス変換は図６のノード５６０を参照して続行する。] 図６ 図７
[0101] ここで、図６を参照する。セグメント・テーブル・エントリ内のＳＴＥフォーマット制御が０である場合、セグメント・テーブルから取得されたセグメント・テーブル・エントリは、変換テーブル階層構造の中で次に下位のテーブルに対する基点アドレスを含む。セグメント・テーブルの次に下位のテーブルは、ページ・テーブルである。図５のセグメント・テーブル・エントリ５３０から取得されたページ・テーブル基点５２８に対して、５３８において、仮想アドレスのページ・インデックス（ＰＸ）５３４部分が算術的に加算され、ページ・テーブル内のページ・テーブル・エントリ５４２が参照される。ページ・テーブル・エントリは、ページ・フレーム実アドレス（ＰＦＲＡ）５４６を含む。ページ・フレーム実アドレスの最左端のビットが、５４８において、仮想アドレスのバイト・インデックス（ＢＸ）５３６部分に連結されると、６４ビットの実アドレス５５０が得られる。６４ビット実アドレスに対してさらにプリフィックス付加操作を行って、絶対アドレスを形成することができる。変換された仮想アドレスは、主ストレージ又はメモリ内の所望の４キロバイト（４０９６バイト）のデータ・ブロックを参照する。] 図５ 図６
[0102] 好ましくは、仮想アドレスからメモリ・アドレスへの動的アドレス変換に用いられた情報は、変換ルックアサイド・バッファ・エントリ・タグ内に、その仮想アドレスと関連付けられたメモリのブロックのアドレスと共にストアされる。その後のストレージ・アクセスは、ＡＳＣＥ情報及び仮想アドレス情報を変換ルックアサイド・バッファ・タグと比較することによって、仮想アドレスを迅速に変換することができる。あるタグがその仮想アドレスのものであることが分かれば、関与する各変換テーブルへの時間のかかる逐次的なアクセスを実行する代わりに、そのメモリ・ブロックの変換ルックアサイド・バッファ・アドレスを用いることができる。一実施形態において、ページ・フレーム実アドレス（ＰＦＲＡ）は、例えば、ＡＳＣＥと仮想アドレスのＲＸ、ＳＸ及びＰＸ部分とから成るタグと共に、変換ルックアサイド・バッファ５４４のエントリ内にストアされる。この仮想アドレスのその後の変換は、これ以降、変換ルックアサイド・バッファ内にストアされた情報から導出される。]
[0103] ここで、図５Ｃを参照する。セグメント・テーブル・エントリ５３０内のＳＴＥフォーマット制御が１である場合、セグメント・テーブル・エントリは、セグメント・フレーム絶対アドレス（ＳＦＡＡ）５５２を含む。セグメント・フレーム絶対アドレスの最左端のビットが、５５４において、仮想アドレスのページ・インデックス５３４部分及びバイト・インデックス５３６部分に連結されると、６４ビットの絶対アドレス５５６が得られる。変換された仮想アドレスは、主ストレージ又はメモリ内の所望の大データ・ブロックを参照する。大データ・ブロックは少なくとも１メガバイト（１，０４８，５７６バイト）のサイズである。] 図５Ｃ
[0104] 一実施形態において、セグメント・フレーム絶対アドレス（ＳＦＡＡ）は、仮想アドレスのＲＸ及びＳＸ部分と共に、変換ルックアサイド・バッファ５４４内にストアされる。この仮想アドレスのその後の変換は、これ以降、変換ルックアサイド・バッファ内にストアされた情報から導出される。]
[0105] 変換テーブル・エントリのフォーマット
変換に用いられる変換テーブル階層構造における種々の変換テーブル・エントリの実施形態は以下の通りである。]
[0106] 領域テーブル・エントリ
「領域テーブル・エントリ」という用語は、領域第１テーブル・エントリ、領域第２テーブル・エントリ、又は領域第３テーブル・エントリを意味する。領域第１テーブル、領域第２テーブル、及び領域第３テーブルからフェッチされたエントリは、以下のフォーマットを有する。あるエントリを含むテーブルのレベル（第１、第２、又は第３）は、エントリ内のテーブル・タイプ（ＴＴ）ビットによって識別される。]
[0107] 一実施形態において、領域第１テーブル・エントリ、領域第２テーブル・エントリ、及び領域第３テーブル・エントリのフォーマットは以下の通りである。]
[0108] 領域第２テーブル基点、領域第３テーブル基点、及びセグメント・テーブル基点：領域第１テーブル・エントリは、領域第２テーブル基点を含む。領域第２テーブル・エントリは、領域第３テーブル基点を含む。領域第３テーブル・エントリは、セグメント・テーブル基点を含む。以下の説明は３つのテーブル基点の各々に対して適用される。エントリのビット０−５１は、右に１２個の０を付加すると、次に下位レベルのテーブルの開始を指示する６４ビットのアドレスを形成する。]
[0109] ＤＡＴ保護ビット（Ｐ）：強化型ＤＡＴが適用される場合には、ビット５４は、変換に用いられる後続の各領域テーブル・エントリ、セグメント・テーブル・エントリ、及び、適用可能な場合にはページ・テーブル・エントリの中のＤＡＴ保護ビットとＯＲ（論理和）演算されたものとして扱われる。それゆえ、そのビットが１であるときには、ＤＡＴ保護は、領域全体又は領域テーブル・エントリによって指定される領域に対して適用される。強化型ＤＡＴファシリティがインストールされていない場合、又はファシリティはインストールされているが強化型ＤＡＴイネーブルメント制御が０である場合には、領域テーブル・エントリのビット５４は無視される。]
[0110] 領域第２テーブル・オフセット、領域第３テーブル・オフセット、及びセグメント・テーブル・オフセット（ＴＦ）：領域第１テーブル・エントリは、領域第２テーブル・オフセットを含む。領域第２テーブル・エントリは、領域第３テーブル・オフセットを含む。領域第３テーブル・エントリは、セグメント・テーブル・オフセットを含む。以下の説明は、３つのテーブル・オフセットの各々に対して適用される。エントリのビット５６及び５７は、次に下位レベルのテーブルの中で、テーブルの始めのところで欠落している部分の長さを指定するものであり、即ち、このビットは、次に下位レベルのテーブル内で実際に存在する最初のエントリの位置を指定する。このビットは、欠落部分の長さを４，０９６バイト単位で指定するので、従って、欠落部分の長さは５１２エントリの倍数として可変になる。４，０９６バイト単位で表された欠落部分の長さは、ＴＦの値に等しい。オフセット・フィールドの内容を、長さフィールドであるビット６２及び６３と組み合わせて用いて、次に下位レベルのテーブルによって変換される仮想アドレスの部分（ＲＳＸ、ＲＴＸ、又はＳＸ）がテーブル内に実際に存在するエントリを指示するのかどうかが確立される。]
[0111] 領域無効ビット（Ｉ）：領域第１テーブル・エントリ又は領域第２テーブル・エントリ内のビット５８は、そのエントリに関連付けられた領域の組が利用可能かどうかを制御する。領域第３テーブル・エントリ内のビット５８は、エントリに関連付けられた単一の領域が利用可能であるかどうかを制御する。ビット５８が０である場合には、アドレス変換は領域テーブル・エントリを用いることによって進行する。ビットが１である場合には、そのエントリを変換に用いることはできない。]
[0112] テーブル・タイプ・ビット（ＴＴ）：領域第１テーブル・エントリ、領域第２テーブル・エントリ、又は領域第３テーブル・エントリのビット６０及び６１は、そのエントリを含むテーブルのレベルを以下のように識別する。ビット６０及び６１は、変換に用いられるＡＳＣＥであるテーブル指示のタイプ、及び、それまでに用いられたテーブル・レベルの数を考慮して、正しいテーブル・レベルを識別しなければならない。そうでない場合には、変換指定例外（translation specification exception）が認識される。以下のテーブルはテーブル・タイプ・ビットを示す。]
[0113] 領域第２テーブル長、領域第３テーブル長、及びセグメント・テーブル長（ＴＬ）：領域第１テーブル・エントリは、領域第２テーブル長を含む。領域第２テーブル・エントリは、領域第３テーブル長を含む。領域第３テーブル・エントリは、セグメント・テーブル長を含む。以下の説明は、３つのテーブル長の各々に対して適用される。エントリのビット６２及び６２は、次に下位レベルのテーブルの長さを４，０９６バイト単位で指定するので、従って、テーブルの長さは５１２エントリの倍数として可変になる。４，０９６バイト単位で表された次に下位レベルのテーブルの長さは、ＴＬの値より１大きい。長さフィールドの内容を、オフセット・フィールドであるビット５６及び５７と組み合わせて用いて、次に下位レベルのテーブルによって変換される仮想アドレスの部分（ＲＳＸ、ＲＴＸ、又はＳＸ）がテーブル内に実際に存在するエントリを指示するかどうかを確立する。領域テーブル・エントリの他の全てのビット位置は、可能性のある将来的な拡張のために未使用とされ、０を含むべきである。そうしなければ、プログラムが将来、互換的に動作できなくなるおそれがある。強化型ＤＡＴが適用される場合、領域テーブル・エントリ内の未使用のビット位置は、そのテーブル・エントリがたとえ無効だとしても、０を含むべきである。]
[0114] セグメント・テーブル・エントリ
強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴは適用されるが、ＳＴＥフォーマット制御、即ちセグメント・テーブル・エントリのビット５３が０である場合には、セグメント・テーブルからフェッチされるエントリは、一実施形態において、以下のフォーマットを有する。]
[0115] 強化型ＤＡＴが適用され、且つＳＴＥフォーマット制御が１である場合には、セグメント・テーブルからフェッチされるエントリは、一実施形態において、以下のフォーマットを有する。]
[0116] セグメント・テーブル・エントリ内の選択されたフィールドは、以下のように割り振られる。
ページ・テーブル基点：強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴは適用されるが、ＳＴＥフォーマット制御、即ちセグメント・テーブル・エントリのビット５３が０である場合には、ビット０−５２は、右に１１個の０を付加すると、ページ・テーブルの開始を示す６４ビットのアドレスを形成する。アドレスが実であるか絶対であるかは予測不可能である。]
[0117] セグメント・フレーム絶対アドレス（ＳＦＡＡ）：強化型ＤＡＴが適用され、且つＳＴＥフォーマット制御が１である場合には、エントリのビット０−４３は、右に２０個の０を付加すると、セグメントの６４ビット絶対アドレスを形成する。]
[0118] ＡＣＣＦ妥当性制御（ＡＶ）：強化型ＤＡＴが適用され、且つＳＴＥフォーマット制御が１である場合には、ビット４７はアクセス制御ビット及びフェッチ保護ビット（ＡＣＣＦ）妥当性制御である。ＡＶ制御が０である場合、セグメント・テーブル・エントリのビット４８−５２は無視される。ＡＶ制御が１である場合、ビット４８−５２は以下で説明されるように用いられる。]
[0119] アクセス制御ビット（ＡＣＣ）：強化型ＤＡＴが適用され、ＳＴＥフォーマット制御が１であり、且つ、ＡＶ制御が１である場合には、セグメント・テーブル・エントリのビット４８−５１は、そのアドレスに適用されるいずれのキー制御アクセス・チェックにも用いることができるアクセス制御ビットを含む。]
[0120] フェッチ保護ビット（Ｆ）：強化型ＤＡＴが適用され、ＳＴＥフォーマット制御が１であり、且つ、ＡＶ制御が１である場合には、セグメント・テーブル・エントリのビット５２は、そのアドレスに適用されるいずれのキー制御アクセス・チェックにも用いることができるフェッチ保護ビットを含む。]
[0121] ＳＴＥフォーマット制御（ＦＣ）：強化型ＤＡＴが適用される場合には、ビット５３は以下のように、セグメント・テーブル・エントリのためのフォーマット制御である。即ち、]
[0122] ＦＣビットが０である場合、エントリのビット０−５２はページ・テーブル基点を形成し、ビット５５は未使用とされる。]
[0123] ＦＣビットが１である場合、エントリのビット０−４３はセグメント・フレーム絶対アドレスを形成し、ビット４７はＡＣＣＦ妥当性制御であり、ビット４８−５１はアクセス制御ビットであり、ビット５２はフェッチ保護ビットであり、ビット５５は変更記録オーバーライドである。強化型ＤＡＴが適用されない場合には、ビット５３は無視される。]
[0124] ＤＡＴ保護ビット（Ｐ）：ビット５４は、１である場合には、ＤＡＴ保護がセグメント全体に適用されることを示す。]
[0125] 強化型ＤＡＴが適用されない場合には、ビット５４は、変換に用いられるページ・テーブル・エントリの中のＤＡＴ保護ビットと論理和（ＯＲ）演算されたものとして扱われる。]
[0126] 強化型ＤＡＴが適用される場合には、変換に用いられるいずれかの及び全ての領域テーブル・エントリ内のＤＡＴ保護ビットは、セグメント・テーブル・エントリ内のＤＡＴ保護ビットと論理和演算されたものとして扱われ、ＳＴＥフォーマット制御が０である場合には、ＳＴＥの中のＤＡＴ保護ビットはさらに、ページ・テーブル・エントリ内のＤＡＴ保護ビットと論理和演算されたものとして扱われる。]
[0127] 変更記録オーバーライド（ＣＯ）：強化型ＤＡＴが適用され、且つ、ＳＴＥフォーマット制御が１である場合、セグメント・テーブル・エントリのビット５５は、そのセグメントについての変更記録オーバーライドである。強化型ＤＡＴが適用されない場合、又は、強化型ＤＡＴは適用されるがＳＴＥフォーマット制御が０である場合には、セグメント・テーブル・エントリのビット５５は無視される。]
[0128] セグメント無効ビット（Ｉ）：ビット５８は、そのセグメント・テーブル・エントリに関連付けられたセグメントが利用可能であるかどうかを制御する。]
[0129] このビットが０である場合、アドレス変換はそのセグメント・テーブル・エントリを用いることによって進行する。]
[0130] このビットが１である場合、そのセグメント・テーブル・エントリを変換に用いることができない。]
[0131] 共通セグメント・ビット（Ｃ）：ビット５９は、セグメント・テーブル・エントリの変換ルックアサイド・バッファ・コピーの使用を制御する。強化型ＤＡＴが適用されない場合、又は、強化型ＤＡＴは適用されるがフォーマット制御が０である場合には、ビット５９は、そのセグメント・テーブル・エントリによって指示されるページ・テーブルの変換ルックアサイド・バッファ・コピーの使用も制御する。]
[0132] ０はプライベート・セグメントを識別し、この場合、セグメント・テーブル・エントリ及びそれが指示するいずれのページ・テーブルも、そのセグメント・テーブル・エントリが存在するセグメント・テーブルを指示するセグメント・テーブル基点との関連でのみ用いることができる。]
[0133] １は共通セグメントを識別し、この場合、セグメント・テーブル・エントリ及びそれが指示するいずれのページ・テーブルも、異なるセグメント・テーブルが指定されたとしても、引き続き、そのセグメント・インデックスに対応するアドレスを変換するために用いることができる。]
[0134] しかしながら、共通セグメントのための、セグメント・テーブル・エントリ及びいずれかのページ・テーブルの変換ルックアサイド・バッファ・コピーは、変換に用いられるＡＳＣＥの中のプライベート空間制御であるビット５５が１である場合、又は、そのＡＳＣＥが実空間指示である場合には、使用可能ではない。用いられているＡＳＣＥの中のプライベート空間制御が１である場合に、セグメント・テーブル・エントリが変換中にストレージからフェッチされたのであれば、その共通セグメント・ビットは０でなければならない。そうでない場合には、変換指定例外が認識される。]
[0135] テーブル・タイプ・ビット（ＴＴ）：セグメント・テーブル・エントリのビット６０及び６１は、そのエントリを含むテーブルのレベルを識別するための二進数字００である。領域テーブル・エントリ又はセグメント・テーブル・エントリの中のビット６０及び６１の可能な全ての値の意味は、以下の通りである。]
[0136] ビット６０及び６１は、変換に用いられるＡＳＣＥであるテーブル指示のタイプ、及び、それまでに用いられたテーブル・レベルの数を考慮して、正しいテーブル・レベルを識別するものでなければならない。そうでない場合には、変換指定例外が認識される。セグメント・テーブル・エントリの他の全てのビット位置は、可能性のある将来的な拡張のために未使用とされ、０を含むべきである。そうしなければ、プログラムが将来、互換的に動作できなくなるおそれがある。強化型ＤＡＴが適用される場合、セグメント・テーブル・エントリ内の未使用のビット位置は、そのテーブル・エントリがたとえ無効だとしても、０を含むべきである。]
[0137] ページ・テーブル・エントリ
一実施形態において、ページ・テーブルからフェッチされるエントリは、以下のフォーマットを有する。]
[0138] ページ・テーブル・エントリの選択されたフィールドは、以下のように割り振られる。即ち、
ページ・フレーム実アドレス（ＰＦＲＡ）：ビット０−５１は、実ストレージのアドレスの最左端のビットを与える。これらのビットの右に仮想アドレスの１２ビット・バイトのインデックス・フィールドを連結すると、６４ビットの実アドレスが得られる。]
[0139] ページ無効ビット（Ｉ）：ビット５３は、ページ・テーブル・エントリに関連付けられたページが利用可能であるかどうかを制御する。ビットが０である場合、アドレス変換はそのページ・テーブル・エントリを用いることによって進行する。ビットが１である場合、そのページ・テーブル・エントリを変換に用いることはできない。]
[0140] ＤＡＴ保護ビット（Ｐ）：ビット５４は、そのページでストア・アクセスを行うことができるかどうかを制御する。この保護機構は、キー制御保護及び低いアドレス保護機構に加えてのものである。このビットは、フェッチ・アクセスに対して影響を与えない。このビットが０である場合、以下の追加的制約に従って、そのページへのストアが許可される。即ち、
変換に用いられるセグメント・テーブル・エントリ内のＤＡＴ保護ビットが０である。
強化型ＤＡＴが適用される場合には、変換に用いられる全ての領域テーブル・エントリ内のＤＡＴ保護ビットが０である。]
[0141] 他の保護機構
ビットが１である場合、ストアは許可されない。より優先順位の高い例外条件が存在しない場合には、ＤＡＴ保護ビットが１であるときにストアしようとする試行は、保護例外の認識を発生させる。セグメント・テーブル・エントリ内のＤＡＴ保護ビットは、そのページに対してＤＡＴ保護が適用されるかどうかを判定するときに、ビット５４と論理和演算されたものとして扱われる。強化型ＤＡＴが適用される場合、変換に用いられるいずれの領域テーブル・エントリ内のＤＡＴ保護ビットもまた、ＤＡＴ保護が適用されるかどうかを判定するときに、ビット５４と論理和演算されたものとして扱われる。]
[0142] 変更記録オーバーライド（ＣＯ）：強化型ＤＡＴが適用されない場合、ページ・テーブル・エントリのビット５５は、０を含んでいなければならない。そうしなければ、アドレス変換のためにそのエントリを用いる命令の実行の一部として、変換指定例外が認識される。強化型ＤＡＴが適用され、且つ、ＳＴＥフォーマット制御が０である場合、ページ・テーブル・エントリのビット５５は、そのページについての変更記録オーバーライドである。]
[0143] エントリのビット位置５２は、０を含んでいなければならない。そうしなければ、アドレス変換のためにそのエントリを用いる命令の実行の一部として、変換指定例外が認識される。ビット５６−６３は割り当てられず、無視される。]
[0144] 動的変換の別の実施形態
このセクションは、仮想アドレスを用いて主ストレージにアクセスする前に暗黙的に実施されるときの変換プロセスを説明する。]
[0145] 仮想アドレスの変換は、プログラム・ステータス・ワード内のＤＡＴモード・ビット及びアドレス空間制御ビットにより制御され、且つ、制御レジスタ１、７、及び１３内のＡＳＣＥにより制御され、そして、アクセス・レジスタによって指定されるように制御される。変換に用いられるＡＳＣＥが領域第１テーブル指示である場合には、変換は領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及びページ・テーブルによって実施され、その全てが実ストレージ又は絶対ストレージ内に存在する。ＡＳＣＥがより下位レベルのタイプのテーブル指示（領域第２テーブル指示、領域第３テーブル指示、又はセグメント・テーブル指示）である場合には、変換は、指示されたレベルから始まるテーブル・レベルのみを用いて実施され、非０であればより高位の１つ又は複数のレベルのテーブルの使用を要求するはずの仮想アドレスのビットは、全て０でなければならずそうでない場合には、ＡＳＣＥタイプ例外が認識される。ＡＳＣＥが実空間指示である場合には、仮想アドレスは実アドレスとして扱われ、実ストレージ又は絶対ストレージの内のテーブル・エントリは用いられない。]
[0146] 特定のアドレス変換に用いられるＡＳＣＥを、実効ＡＳＣＥと呼ぶ。従って、一次仮想アドレスが変換される場合には、制御レジスタ１の内容が実効ＡＳＣＥとして用いられる。同様に、二次仮想アドレスの場合には制御レジスタ７の内容が用いられ、ＡＲ指定仮想アドレスの場合にはアクセス・レジスタによって指定されたＡＳＣＥが用いられ、ホーム仮想アドレスの場合には制御レジスタ１３の内容が用いられる。]
[0147] 実効ＡＳＣＥの中の実空間制御が０である場合、ＡＳＣＥの中の指示タイプはテーブル指示タイプ、即ち、領域第１テーブル、領域第２テーブル、領域第３テーブル、又はセグメント・テーブルを指定する。仮想アドレスの対応する部分（領域第１インデックス、領域第２インデックス、領域第３インデックス、又はセグメント・インデックス）が、指示の中のテーブル長フィールドに対してチェックされ、これを指示内の基点に加算して、指示されたテーブルの中のエントリを選択する。選択されたエントリが、指示内のテーブル長フィールドによって判定してテーブルの外部にある場合、又は選択されたエントリ内のＩビットが１である場合は、指示によって指定されたテーブル・レベルに応じて、領域第１変換、領域第２変換、領域第３変換、又はセグメント変換の例外が認識される。選択されたエントリ内のテーブル・タイプ・ビットが予期されたテーブル・レベルを示していない場合には、変換指定例外が認識される。]
[0148] 実効ＡＳＣＥによって選択されたテーブル・エントリは、用いられるべき次に下位レベルのテーブルを指示する。現在のテーブルが領域第１テーブル、領域第２テーブル、又は領域第３テーブルであれば、仮想アドレスの次の部分（それぞれ、領域第２インデックス、領域第３インデックス、又はセグメント・インデックス）が現在のテーブル・エントリ内のテーブル・オフセット及びテーブル長フィールドに対してチェックされ、これをエントリ内の基点に加算して、次に下位レベルのテーブルの中のエントリを選択する。次のテーブルの中の選択されたエントリが、現在のテーブル・エントリ内のテーブル・オフセット及びテーブル長フィールドによって判定して、そのテーブルの外部にある場合、又は、選択されたエントリ内のＩビットが１である場合は、次のテーブルのレベルに応じて、領域第２変換、領域第３変換、又はセグメント変換の例外が認識される。選択されたエントリ内のテーブル・タイプ・ビットが予期されたテーブル・レベルを示していない場合には、変換指定例外が認識される。]
[0149] 逐次的なテーブル・レベルによる仮想アドレスの部分の処理は、セグメント・テーブル・エントリが選択されるまで続く。セグメント・テーブル・エントリは、指定されたセグメントの中の全てのページに適用されるページ保護ビットを含む。]
[0150] 仮想アドレスのページ・インデックス部分を、セグメント・テーブル・エントリ内のページ・テーブル基点に加算して、ページ・テーブル内のエントリを選択する。ページ・テーブル・エントリ内のＩビットが１である場合には、ページ変換例外が認識される。ページ・テーブル・エントリは、仮想アドレスの変換を示す実アドレスの最左端のビットを含み、且つ、そのページ・テーブル・エントリによって指定されるページのみに適用されるページ保護ビットを含む。]
[0151] 仮想アドレスのバイト・インデックス・フィールドは、実アドレスの最右端のビット位置として、変更せずに用いられる。]
[0152] 実ストレージ又は絶対ストレージ内の変換テーブルを参照することに関連する遅延を排除するために、テーブルからフェッチされた情報は通常、特別なバッファである変換ルックアサイド・バッファ内にも置かれ、同じテーブル・エントリが関与するその後の変換は、変換ルックアサイド・バッファ内に記録された情報を用いて行うことができる。変換ルックアサイド・バッファは、実空間指示に関係した、仮想と実が等しい（virtual equals real）変換を記録することもできる。]
[0153] 領域テーブル、セグメント・テーブル、又はページ・テーブルからエントリをフェッチする目的で、アドレス変換プロセス中に実ストレージ又は絶対ストレージにアクセスする場合であればいつでも、キー制御保護は適用されない。]
[0154] ＡＳＣＥによって指示されるテーブルにおけるルックアップ
実効ＡＳＣＥのＤＴ制御であるビット６０−６１は、ＡＳＣＥのテーブル指示タイプ、及び、指示されたテーブルによって変換される仮想アドレスの部分の両方を以下のように指定する。]
[0155] ビット６０及び６１が二進数字１１の値を有する場合、仮想アドレスの領域第１インデックス部分を、ＡＳＣＥに含まれる領域第１テーブル基点と組み合わせて用いて、領域第１テーブルからエントリを選択する。実ストレージ又は絶対ストレージの中の領域第１テーブル・エントリの６４ビット・アドレスは、領域第１テーブル指示のビット０−５１の右側に１２個の０を付加すること、及び、最右端に３つ、最左端に５０個の０が付加された領域第１インデックスを加算することによって得られる。領域第１テーブル・ルックアップ・プロセスの一部として、アドレス指定されたエントリが領域第１テーブル内にあるかどうかを確立するために、仮想アドレスのビット０及び１（領域第１インデックスのビット０及び１である）が、領域第１テーブル指示のテーブル長、即ちビット６２及び６３に対して比較される。テーブル長フィールドにおける値が仮想アドレスの対応するビット位置における値より小さい場合には、領域第１変換例外が認識される。変換ルックアサイド・バッファ内の領域第１テーブル・エントリの等価物が変換に用いられる場合には、テーブル長に対する比較を省略することができる。領域第１テーブルからフェッチされたエントリは、対応する領域第２テーブルの開始位置を示し、そのオフセット及び長さを指定する。]
[0156] ＡＳＣＥのビット６０及び６１が二進数字１０の値を有する場合、仮想アドレスの領域第２インデックス部分を、ＡＳＣＥに含まれる領域第２テーブル基点と組み合わせて用いて、領域第２テーブルからエントリを選択する。仮想アドレスのビット１１及び１２（領域第２インデックスのビット０及び１である）が、ＡＳＣＥの中のテーブル長に対して比較される。テーブル長フィールドにおける値が、仮想アドレスの対応するビット位置における値より小さい場合には、領域第２変換例外が認識される。変換ルックアサイド・バッファ内の領域第２テーブル・エントリの等価物が変換に用いられる場合には、テーブル長に対する比較を省略することができる。その他の点では、領域第２テーブル・ルックアップ・プロセスは、領域第１テーブル・ルックアップ・プロセスと同じであり、領域第２テーブルからフェッチされたエントリは、対応する領域第３テーブルの開始位置を示し、そのオフセット及び長さを指定する。]
[0157] ＡＳＣＥのビット６０及び６１が二進数字０１の値を有する場合、仮想アドレスの領域第３インデックス部分を、ＡＳＣＥに含まれる領域第３テーブル基点と組み合わせて用いて、領域第３テーブルからエントリを選択する。仮想アドレスのビット２２及び２３（領域第３インデックスのビット０及び１である）が、ＡＳＣＥの中のテーブル長に対して比較される。テーブル長フィールドにおける値が、仮想アドレスの対応するビット位置における値より小さい場合には、領域第３変換例外が認識される。その他の点では、領域第３テーブル・ルックアップ・プロセスは領域第１テーブル・ルックアップ・プロセスと同じであり、領域第３テーブル・エントリ内のテーブル・タイプ・ビットをチェックすることを含む。領域第３テーブルからフェッチされたエントリは、対応するセグメント・テーブルの開始位置を示し、そのオフセット及び長さを指定する。]
[0158] ＡＳＣＥのビット６０及び６１が二進数字００の値を有する場合、仮想アドレスのセグメント・インデックス部分を、ＡＳＣＥに含まれるセグメント・テーブル基点と組み合わせて用いて、セグメント・テーブルからエントリを選択する。仮想アドレスのビット３３及び３４（セグメント・インデックスのビット０及び１である）が、ＡＳＣＥの中のテーブル長に対して比較される。テーブル長フィールドにおける値が、仮想アドレスの対応するビット位置における値より小さい場合には、セグメント変換例外が認識される。変換ルックアサイド・バッファ内のセグメント・テーブル・エントリの等価物が変換に用いられる場合には、テーブル長に対する比較を省略することができる。その他の点では、セグメント・テーブル・ルックアップ・プロセスは領域第１テーブル・ルックアップ・プロセスと同じであり、セグメント・テーブル・エントリ内のテーブル・タイプ・ビットをチェックすることを含む。処理は以下の通りである。]
[0159] 強化型ＤＡＴが適用されない場合、又は、強化型ＤＡＴは適用されるが、ＳＴＥフォーマット制御が０である場合には、セグメント・テーブルからフェッチされたエントリは、対応するページ・テーブルの開始位置を示し、処理は以下の「ページ・テーブル・ルックアップ」において説明されるように続行する。]
[0160] 強化型ＤＡＴが適用され、且つ、ＳＴＥフォーマット制御が１である場合には、セグメント・テーブルからフェッチされたエントリは、セグメント・フレーム絶対アドレスの最左端のビットを含む。変換に用いられるいずれかの領域テーブル・エントリ、又はセグメント・テーブル・エントリのどちらかにおいてＤＡＴ保護ビットが１であり、且つ、変換が実施されているストレージ参照がストアであれば、保護例外が認識される。]
[0161] 領域テーブル・エントリによって指示されるテーブルにおけるルックアップ
実効ＡＳＣＥが領域テーブル指示である場合には、前掲のセクションにおいて説明されたように領域テーブル・エントリが選択される。次いで、選択されたエントリの内容と、仮想アドレスの次のインデックス部分とを用いて、次に下位レベルのテーブルにおけるエントリが選択され、このテーブルは、別の領域テーブルの場合もあり、セグメント・テーブルの場合もある。ＡＳＣＥによって選択されたテーブル・エントリが領域第１テーブル・エントリである場合には、仮想アドレスの領域第２インデックス部分を領域第１テーブル・エントリに含まれる領域第２テーブル基点と組み合わせて用いて、領域第２テーブルからエントリを選択する。実ストレージ又は絶対ストレージの中の領域第２テーブル・エントリの６４ビット・アドレスは、領域第１テーブル・エントリのビット０−５１の右側に１２個の０を付加すること、及び、最右端に３つ、最左端に５０個の０が付加された領域第２インデックスを加算することによって得られる。]
[0162] 領域第２テーブル・エントリ、領域第３テーブル・エントリ、又はセグメント・テーブル・エントリのアドレスを形成する際に、プリフィックス付加が行われる場合には、それは、より高位レベルのテーブル・エントリに含まれるそれぞれのテーブル基点に対してテーブル・インデックスの値を加算する前に適用されるのか、又はテーブル基点とテーブル・インデックス値との加算によって形成されたテーブル・エントリ・アドレスに対して適用されるのかは、予測不可能である。]
[0163] 領域第２テーブル・ルックアップ・プロセスの一部として、仮想アドレスのビット１１及び１２（領域第２インデックスのビット０及び１である）は、領域第１テーブル・エントリのテーブル・オフセットであるビット５６及び５７に対して、及び領域第１テーブル・エントリのテーブル長であるビット６２及び６３に対して比較され、アドレス指定されたエントリが領域第２テーブルの範囲内にあるどうかを確立する。テーブル・オフセット・フィールドにおける値が仮想アドレスの対応するビット位置における値より大きい場合、又はテーブル長フィールドにおける値が仮想アドレスの対応するビット位置における値より小さい場合には、領域第２変換例外が認識される。]
[0164] 領域第２テーブルは、対応する領域第３テーブルの開始位置を示し、そのオフセット及び長さを指定する。]
[0165] ＡＳＣＥによって選択されたテーブル・エントリが領域第２テーブル・エントリである場合、又は領域第２テーブル・エントリが領域第１テーブル・エントリの内容によって選択されている場合には、仮想アドレスの領域第３インデックス部分を、領域第２テーブル・エントリに含まれる領域第３テーブル基点と組み合わせて用いて、領域第３テーブルからエントリを選択する。仮想アドレスのビット２２及び２３（領域第３インデックスのビット０及び１である）が、領域第２テーブル・エントリ内のテーブル・オフセット及びテーブル長に対して比較される。テーブル・オフセットがビット２２及び２３より大きい場合、又はテーブル長がビット２２及び２３より小さい場合には、領域第３変換例外が認識される。その他の点では、領域第３テーブル・ルックアップ・プロセスは、領域第２テーブル・ルックアップ・プロセスと同一である。領域第３テーブルからフェッチされたエントリは、対応するセグメント・テーブルの開始位置を示し、そのオフセット及び長さを指定する。]
[0166] ＡＳＣＥによって選択されたテーブル・エントリが領域第３テーブル・エントリである場合、又は領域第３テーブル・エントリが領域第２テーブル・エントリの内容によって選択されている場合には、仮想アドレスのセグメント・インデックス部分を、領域第３テーブル・エントリに含まれるセグメント・テーブル基点と組み合わせて用いて、セグメント・テーブルからエントリを選択する。仮想アドレスのビット３３及び３４（セグメント・インデックスのビット０及び１である）が、領域第３テーブル・エントリ内のテーブル・オフセット及びテーブル長に対して比較される。テーブル・オフセットがビット３３及び３４より大きい場合、又はテーブル長がビット３３及び３４より小さい場合には、セグメント変換例外が認識される。変換指定例外は、（１）ＡＳＣＥの中のプライベート空間制御であるビット５５が１であり、且つ（２）セグメント・テーブルからフェッチされたエントリ内の共通セグメント・ビットであるビット５９が１である場合に、認識される。その他の点では、セグメント・テーブル・ルックアップ・プロセスは、領域第２テーブル・ルックアップ・プロセスと同一である。処理は以下の通りである。]
[0167] 強化型ＤＡＴが適用されない場合、又は、強化型ＤＡＴは適用されるがＳＴＥフォーマット制御が０である場合には、セグメント・テーブルからフェッチされたエントリは、対応するページ・テーブルの開始位置を示し、処理は後述の「ページ・テーブル・ルックアップ」において説明されるように続行する。]
[0168] 強化型ＤＡＴが適用され、且つ、ＳＴＥフォーマット制御が１である場合には、セグメント・テーブルからフェッチされたエントリは、セグメント・フレーム絶対アドレスの最左端ビットを含む。変換に用いられるいずれかの領域テーブル・エントリ、又はセグメント・テーブル・エントリのどちらかにおいて、ＤＡＴ保護ビットが１であり、且つ、変換が実施されている対象のストレージ参照がストアであれば、保護例外が認識される。]
[0169] ページ・テーブルのルックアップ
強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴは適用されるがＳＴＥフォーマット制御が０である場合には、仮想アドレスのページ・インデックス部分を、セグメント・テーブル・エントリに含まれるページ・テーブル基点と組み合わせて用いて、ページ・テーブルからエントリを選択する。]
[0170] 実ストレージ又は絶対ストレージ内のページ・テーブル・エントリの６４ビット・アドレスは、ページ・テーブル基点の右に１１個の０を付加すること、及び、最右端に３つ、最左端に５３個の０が付加されたページ・インデックスを加算することによって得られる。ビット位置０のキャリーアウトは、生じることができない。]
[0171] ページ・テーブルからフェッチされたエントリは、そのページの可用性を示し、ページ・フレーム絶対アドレスの最左端ビットを含む。対応するページが利用可能であるかどうかを確立するために、ページ無効ビットであるビット５３が検査される。このビットが１である場合、ページ変換例外が認識される。ビット位置５２が１を含んでいる場合、変換指定例外が認識される。強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴは適用されるがＳＴＥフォーマット制御が０である場合には、ビット位置５５が１を含む場合にも変換指定例外が認識される。変換に用いられるセグメント・テーブル・エントリ、ページ・テーブル・エントリ、又は強化型ＤＡＴが適用される場合に変換中に用いられるいずれかの領域テーブル・エントリのうちのいずれかにおいて、ＤＡＴ保護ビットが１であり、且つ、変換が実施されている対象のストレージ参照がストアであれば、保護例外が認識される。]
[0172] 実アドレス及び絶対アドレスの形成
実効ＡＳＣＥが実空間指示である場合には、仮想アドレスのビット０−６３は直接、実ストレージ・アドレスとして用いられる。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。実効ＡＳＣＥが実空間指示ではなく、変換プロセスにおいて例外が発生しない場合には、以下の条件が適用される。]
[0173] 強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴは適用されるがＳＴＥフォーマット制御が０である場合には、ページ・フレーム実アドレスは、ページ・テーブル・エントリから得られる。ページ・フレーム実アドレスと仮想アドレスのバイト・インデックス部分とを、ページ・フレーム実アドレスが最左端部分を形成するようにして連結させる。その結果が、その仮想アドレスに対応する実ストレージ・アドレスである。実アドレスに対してさらにプリフィックス付加を行って、絶対アドレスを形成することができる。]
[0174] 強化型ＤＡＴが適用され、且つ、ＳＴＥフォーマット制御が１である場合には、セグメント・フレーム絶対アドレスと仮想アドレスのページ・インデックス部分及びバイト・インデックス部分とを左から右に連結して、仮想アドレスに対応する絶対アドレスを形成する。]
[0175] 変換中の例外の認識
無効アドレス及び無効フォーマットは、変換プロセス中に認識される例外を発生することがある。テーブル・エントリに含まれる情報が変換のために用いられ、それが正しくない正しくないことが見いだされた場合に、例外が認識される。]
[0176] ここで、動的アドレス変換の一実施形態の流れ図をセグメント・テーブル・エントリからフォーマット制御フィールドを取得する時点まで示す、図８を参照する。] 図８
[0177] ６０２において、変換する仮想アドレスが取得される。６０４において、仮想アドレスの変換に用いられる最も高位の変換テーブルの基点アドレスが取得される。変換に用いられる最初の変換テーブルの基点アドレスは、ＡＤＣＥ及びＤＴビットに依存する。６０６において、仮想アドレスの一部を用いて、変換テーブル内の適切なテーブル・エントリを参照する。６０８において、変換テーブルからフェッチされたエントリがセグメント・テーブル・エントリでない場合には、変換テーブル階層構造の中のセグメント・テーブルはまだ参照されていない。この場合、６１０において、変換テーブル階層構造内の次に低位の変換テーブルの基点アドレスが、テーブル・エントリから取得される。仮想アドレスの適切な部分を用いて、変換に用いられる次に低位のテーブル内の対応するテーブル・エントリを参照する。]
[0178] 例えば、変換に用いられる最初の変換テーブルの基点アドレスが領域第１テーブルであれば、仮想アドレスのＲＦＸ部分を用いて、領域第１テーブル内の領域第１テーブル・エントリを参照する。テーブル基点アドレスが領域第２テーブルに対するものであれば、仮想アドレスのＲＳＸ部分を用いて、領域第２テーブル内の領域第２テーブル・エントリを参照する。テーブル基点アドレスが領域第３テーブルに対するものであれば、仮想アドレスのＲＴＸ部分を用いて、領域第３テーブル内の領域第３テーブル・エントリを参照する。テーブル基点アドレスがセグメント・テーブルに対するものであれば、仮想アドレスのＳＸ部分を用いて、セグメント・テーブル内のセグメント・テーブル・エントリを参照するセグメント・テーブル・エントリがフェッチされるまで、逐次的なテーブルが参照される。]
[0179] 一旦セグメント・テーブル・エントリがフェッチされると、６１２において、セグメント・テーブル・エントリ（ＳＴＥ）フォーマット制御ビットが検査され、この特定の仮想アドレスに対してフォーマット制御がイネーブルであるかどうかを判定する。ＳＴＥフォーマット制御が０であれば、動的アドレス変換はノード６１４に関して行われる。ＳＴＥフォーマット制御が１であれば、動的アドレス変換はノード６１６に関して行われる。]
[0180] 動的アドレス変換（ＳＴＥフォーマット制御が０）
ここで、ＳＴＥフォーマット制御が０である場合の図８のノード６１４からの流れ図の続きを示す、図９を参照する。] 図８ 図９
[0181] ７１０において、セグメント・テーブル・エントリから、ページ・テーブルの基点アドレスが取得される。７１２において、仮想アドレスのＰＸ部分を用いて、ページ・テーブル内のページ・エントリを参照する。７１４において、ページ・テーブル・エントリから、ページ・フレーム実アドレス（ＰＦＲＡ）が取得される。無効（Ｉ）ビットがページ・テーブル・エントリから取得される。７１６において、無効（Ｉ）ビットが１である場合、このページ・テーブル・エントリは無効であるものとしてマークされているので、７１８において、このページ・テーブル・エントリを用いた仮想アドレスの変換を続けることはできない。このページ・テーブル・エントリを用いた仮想アドレスのそれ以上の変換は、停止する（７２２）。７１６において、無効（Ｉ）ビットが０である場合、７２０において、ページ・フレーム実アドレス（ＰＦＲＡ）を仮想アドレスのＢＸ部分と組み合わせて、実アドレスを生成する。実アドレスに対してさらにプリフィックス付加操作を行って、絶対アドレスを形成することができる。７２４において、実アドレスを用いて、変換された仮想アドレスによってアドレス指定されたデータ・ブロックにアクセスする。]
[0182] 動的アドレス変換（ＳＴＥフォーマット制御が１）
ここで、図８のノード６１６からの流れ図の続きを示す、図１０を参照する。] 図１０ 図８
[0183] ８１０において、セグメント・フレーム絶対アドレス（ＳＦＡＡ）が、セグメント・テーブル・エントリの一部から取得される。無効（Ｉ）ビットがセグメント・テーブル・エントリから取得される。８１２において、無効（Ｉ）ビットが１である場合、セグメント・テーブル・エントリは無効であるものとしてマークされているので、８１４において、このセグメント・テーブル・エントリを用いた仮想アドレスのそれ以上の変換を続けることはできない。一実施形態において、変換を要求するプログラム・エンティティに対して、例外コードが戻される。このセグメント・テーブル・エントリを用いた仮想アドレスのそれ以上の変換は、停止する（８１８）。]
[0184] ８１２において、無効（Ｉ）ビットが０である場合、８１６において、セグメント・フレーム絶対アドレス（ＳＦＡＡ）を仮想アドレスのＰＸ部分及びＢＸ部分と組み合わせて、主ストレージ又はメモリ内の所望の大データ・ブロックに対する絶対アドレスを生成する。８２０において、変換された仮想アドレスによってアドレス指定される所望の大データ・ブロックにアクセスする。]
[0185] 各テーブル・エントリにおいて、取得されたテーブル・エントリの妥当性を判定するために、無効ビットが検査される。変換された仮想アドレスによってアドレス指定されるデータ・ブロックを保護する他の変換保護機構について、本明細書においてさらに検討する。]
[0186] 別の実施形態において、制限情報が変換テーブル・エントリから取得される。制限情報は、アクセスを仮想アドレス範囲の制限部分に対するものに限定するために用いられる。これ以降は、変換されたアドレスによってアドレス指定される所望の大データ・ブロックに対するアクセスは、アドレス範囲の制限部分に対してのみ許可される。制限情報は、テーブル・オフセット又はテーブル長のどれか１つである。]
[0187] さらに別の実施形態において、仮想アドレスの変換に用いられる情報は、少なくとも１つの変換ルックアサイド・バッファ内にストアされる。その後の仮想アドレスの、主ストレージ内のデータ・ブロックの絶対アドレスへの変換は、それ以降、変換テーブル階層構造ではなく変換ルックアサイド・バッファ由来のストアされた情報を用いて実施される。]
[0188] さらに別の実施形態において、変換がマシン・アーキテクチャに対してネイティブでない場合には、変換をエミュレートするための所定のソフトウェア・ルーチンが識別される。所定のソフトウェア・ルーチンは、複数の命令を含む。所定のソフトウェア・ルーチンが実行される。]
[0189] アドレス指定されたデータ・ブロックの保護
本明細書で説明されるように、仮想アドレスが強化型ＤＡＴファシリティを用いて変換されると、変換された仮想アドレスによってアドレス指定される主ストレージ又はメモリ内の所望のデータ・ブロックに対して、付加的な保護機構を適用することができる。]
[0190] ＤＡＴ保護
ＤＡＴ保護機能は、仮想ストレージへのアクセスを、各ページ・テーブル・エントリ及びセグメント・テーブル・エントリ内のＤＡＴ保護ビット、及び、強化型ＤＡＴファシリティがインストールされている場合には各領域テーブル・エントリ内のＤＡＴ保護ビットを用いることによって、制御する。これは不正なストアに対する保護を与える。]
[0191] ページ・テーブル・エントリのＤＡＴ保護ビット（ビット５４）は、対応する４キロバイトのページへのストアが許可されるかどうかを制御する。ビットが０である場合にはフェッチ及びストアの両方が許可され、ビットが１である場合にはフェッチのみが許可される。保護されたページへのストアが試行された場合、ページの内容は変更されず、操作単位（unit of operation）又は命令の実行が抑制され、保護のためのプログラム割り込みが発生する。]
[0192] セグメント・テーブル・エントリのＤＡＴ保護ビット（ビット５４）は、対応する１メガバイトのセグメントへのストアが許可されるかどうかを以下のように制御する。]
[0193] 強化型ＤＡＴが適用されない場合、又は強化型ＤＡＴが適用され、且つＳＴＥフォーマット制御が０である場合には、セグメント・テーブル・エントリのＤＡＴ保護ビットは、そのセグメント・テーブル・エントリによって指示されるページ・テーブル内の各エントリのＤＡＴ保護ビット位置内へと論理和演算されたものとして扱われる。よって、セグメント・テーブル・エントリのＤＡＴ保護ビットが１である場合、その効果は、あたかも指示されたページ・テーブルの中の各エントリ内のＤＡＴ保護ビットが１であるかのようなものである。]
[0194] 強化型ＤＡＴが適用され、且つＳＴＥフォーマット制御が１である場合には、セグメント・テーブル・エントリのＤＡＴ保護ビットは、対応する１メガバイトのセグメントへのストアが許可されるどうかを制御する。ビットが０である場合にはフェッチ及びストアの両方が許可され、ビットが１である場合にはフェッチのみが許可される。保護されたセグメントへストアが試行された場合、セグメントの内容は変更されず、操作単位又は命令の実行が抑制され、保護のためのプログラム割り込みが発生する。]
[0195] 強化型ＤＡＴが適用される場合、領域テーブル・エントリのＤＡＴ保護ビットは、対応する領域へのストアが許可されるかどうかを制御する。領域テーブル・エントリ内のＤＡＴ保護ビットは、変換に用いられるいずれかの後続の領域テーブル・エントリ及びセグメント・テーブル・エントリのＤＡＴ保護ビット位置内へと論理和演算されたものとして扱われる。ＳＴＥフォーマット制御が０である場合、ＤＡＴ保護ビットは、さらにページ・テーブル・エントリまで伝搬される。]
[0196] ＤＡＴ保護は、仮想アドレスを用いる全てのストア・タイプ参照に適用される。]
[0197] ここで、変換に用いられるセグメント・テーブル・エントリからＤＡＴ保護ビットを得る一実施形態の流れ図を示す、図１１を参照する。] 図１１
[0198] ９０２において、変換される仮想アドレスが取得される。９０４において、仮想アドレスの変換に用いられる最初の変換テーブルの基点が取得される。９０６において、前述された手法で、仮想アドレスの一部を用いて変換テーブル内のエントリを参照する。９０８において、実アドレス又は絶対アドレスが、取得されたセグメント・フレーム絶対アドレス（ＳＦＡＡ）又はページ・フレーム実アドレス（ＰＦＲＡ）から生成される。]
[0199] ９１０において、ＤＡＴ保護（Ｐ）ビットが、仮想アドレスの変換に用いられた変換テーブルの各エントリから取得される。ＤＡＴ保護の実効レベルは、変換に用いられた各テーブル・エントリから取得される複数のＰビットの論理和であることを理解すべきである。９１２において、ＤＡＴ保護ビットが検査され、変換された仮想アドレスによってアドレス指定されたデータ・ブロックがＤＡＴ保護されるかどうかを判定する。９１２において、ＤＡＴ保護（Ｐ）ビットが０である場合、９１４において、変換された仮想アドレスによってアドレス指定されるデータ・ブロックへのストア動作が許可される。９１２において、ＤＡＴ保護（Ｐ）ビットが１である場合、９１６において、変換された仮想アドレスによってアドレス指定されたデータ・ブロックへのストア動作が防止される。あるいは、ＤＡＴ保護フィールドによって示される保護レベルが、その仮想アドレスを用いる全てのストア・タイプ参照に対して適用される。ＤＡＴ保護フィールドがイネーブルである場合、変換された仮想アドレスによってアドレス指定された所望のデータ・ブロックへのストアが試行されると、保護例外条件が示される。]
[0200] キー制御保護
キー制御保護がストレージ・アクセスに適用される場合、ストアは、ストレージ・キーがストレージ・アクセス要求に関連付けられたアクセス・キーと一致する場合にのみ許可され、フェッチは、キーが一致する場合、又はストレージ・キーのフェッチ保護ビットが０である場合に許可される。ストレージ・キーの４つのアクセス制御ビットがアクセス・キーに等しい場合、又はアクセス・キーが０である場合に、キーが一致したと言う。保護アクションは、以下のように要約される。]
[0201] ストレージへのアクセスがＣＰＵによって開始され、且つキー制御保護が適用される場合には、ＰＳＷキーがアクセス・キーであるが、但し、ＭＯＶＥＴＯ ＳＥＣＯＮＤＡＲＹ及びＭＯＶＥ ＷＩＴＨ ＤＥＳＴＩＮＡＴＩＯＮＫＥＹの第１オペランド、ＭＯＶＥ ＴＯ ＰＲＩＭＡＲＹ、ＭＯＶＥ ＷＩＴＨ ＫＥＹ、及びＭＯＶＥ ＷＩＴＨ ＳＯＵＲＣＥ ＫＥＹの第２オペランド、並びに第ＭＯＶＥ ＰＡＧＥの１オペランド又は第２オペランドのいずれかについては、アクセス・キーは汎用レジスタ内で指定される。ＰＳＷキーは、カレント・プログラム・ステータス・ワードの８−１１のビット位置を占める。]
[0202] キー制御保護が原因でＣＰＵアクセスが禁止されるとき、命令の実行は停止し、保護例外のためのプログラム割り込みが発生する。しかしながら、操作単位又は命令の実行は抑制されることもある。]
[0203] ストレージ・キー
ストレージ・キーは、構成内で利用可能なストレージの各々の４キロバイト・ブロックに関連付けられる。ストレージ・キーはアドレス指定可能なストレージの一部ではない。一実施形態において、ストレージ・キーは以下のフォーマットを有する。]
[0204] ストレージ・キーの中のビット位置は以下のように割り振られる。
アクセス制御ビット（ＡＣＣ）：参照がキー制御保護を受けているならば、情報がストアされる場合、及びフェッチに対して保護されている位置から情報がフェッチされる場合に、４つのアクセス制御ビットが、４ビットのアクセス・キーと照合される。]
[0205] フェッチ保護ビット（Ｆ）：参照がキー制御保護を受けているならば、フェッチ保護ビットは、キー制御保護がフェッチ・タイプ参照に適用されるかどうかを制御し、０は、ストア・タイプ参照のみが監視され、どのようなアクセス・キーを有するフェッチも許可されることを示し、１は、キー制御保護がフェッチ及びストアの両方に適用されることを示す。]
[0206] 参照ビット（Ｒ）：参照ビットは通常、対応するストレージ・ブロック内の位置が情報のストア又はフェッチのいずれかのために参照される都度、１に設定される。]
[0207] 変更ビット（Ｃ）：変更ビットは、対応するストレージ・ブロック内の位置に情報がストアされる都度、１に設定される。]
[0208] 強化型ＤＡＴが適用される場合、以下の追加条件が効力をもつ。]
[0209] ＳＴＥフォーマット制御（変換中に用いられるセグメント・テーブル・エントリのビット５３であるＦＣ）が０である場合、変換中に用いられるページ・テーブル・エントリのビット５５は、そのページのための変更記録オーバーライド（ＣＯ）である。ページ・テーブル・エントリ内のＣＯビットが１である場合、そのページに対するいずれのストア動作についても変更記録は予測不可能である。]
[0210] セグメント・テーブル・エントリの中のフォーマット制御ビット（ＣＯ）が１である場合、以下が適用される。]
[0211] セグメント・テーブル・エントリのビット位置４７は、ＡＣＣＦ妥当性制御を含む。ＡＣＣＦ妥当性制御は、ＳＴＥの中のアクセス制御ビット及びフェッチ保護ビットの妥当性を決定する。ＡＣＣＦ妥当性制御が０である場合、キー制御保護は、そのアドレスに対応する４Ｋバイト・ブロックのためのストレージ・キーの中のアクセス制御ビット及びフェッチ保護ビットを用いる。]
[0212] ＡＣＣＦ妥当性制御が１である場合、セグメント・テーブル・エントリのビット位置４８−５２は、そのセグメントについてのアクセス制御ビット及びフェッチ保護ビットを含む。ストレージ・オペランドに対するアクセス可能性を判定するときに、ＳＴＥのビット４８−５２、又は、セグメントを構成する４Ｋバイト・ブロックのための個々のストレージ・キーのビット０−４のどちらが検査されるかは、予測不可能である。]
[0213] セグメント・テーブル・エントリのビット５５は、そのセグメントについての変更記録オーバーライド（ＣＯ）である。セグメント・テーブル・エントリ内のＣＯビットが１である場合、そのセグメントに対するいずれかのストア動作について変更記録が設定されるかどうかは予測不可能である。]
[0214] ストレージ・キー・アクセス
ストレージ・キーへの参照は、以下のように取り扱われる。]
[0215] ストレージの参照が行われ、且つキー制御保護が参照に適用される場合には常に、そのストレージ位置に関連付けられた４つのアクセス制御ビット及びフェッチ保護ビットが同時に、且つストレージ位置に対する参照と同時に、検査される。（１）強化型ＤＡＴが適用されない場合、（２）強化型ＤＡＴは適用されるが、ＳＴＥフォーマット制御が０であるセグメント・テーブル・エントリによってストレージがアクセスされる場合、又は（３）強化型ＤＡＴが適用され、ＳＴＥフォーマット制御が１であるが、ＡＣＣＦ妥当性制御が０であるセグメント・テーブル・エントリによってストレージがアクセスされる場合、アクセス制御ビット及びフェッチ保護ビットは、４Ｋバイト・ブロックのためのストレージ・キーのビット０−４に存在する。強化型ＤＡＴが適用され、ＳＴＥフォーマット制御及びＡＣＣＦ妥当性制御の両方が１であるセグメント・テーブル・エントリによってストレージがアクセスされる場合、ストレージ・キーのビット０−４又はセグメント・テーブル・エントリのビット４８−５２のどちらがアクセス制御ビット及びフェッチ保護ビットを与えるかは予測不可能である。さらに、セグメント・テーブル・エントリがアクセス制御ビット及びフェッチ保護ビットを与える場合には、変換ルックアサイド・バッファ由来のバッファされたコピーを用いることができる。]
[0216] 強化型ＤＡＴが適用され、且つ、（ａ）ＳＴＥフォーマット制御が０であり、且つ、ＤＡＴによって用いられるページ・テーブル・エントリ内の変更記録オーバーライドが１であるか、又は（ｂ）ＳＴＥフォーマット制御が１であり、且つ、ＤＡＴによって用いられるセグメント・テーブル・エントリ内の変更記録オーバーライドが１であるかのいずれかの場合、ＣＰＵがストア動作を実施するときに変更ビットを設定するかどうかは予測不可能である。変更記録オーバーライドは、ＰＴＥ又はＳＴＥの変換ルックアサイド・バッファ・コピーの中にバッファリングすることができる。]
[0217] 条件付きＳＳＫＥ特徴がインストールされていない場合、ＳＥＴＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤ命令によって、ストレージ・キーの中の７つのビットの全てが同時に設定される。条件付きＳＳＫＥがインストールされている場合、ＳＥＴ ＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤ命令を用いて、プログラム指定基準に基づいてストレージ・キーの全て又は一部を設定することができる。]
[0218] ＩＮＳＥＲＴ ＳＴＯＲＡＧＥＫＥＹ ＥＸＴＥＮＤＥＤ命令は、４Ｋバイト・ブロックのためのストレージ・キーのビット０−６の一貫したイメージを提供する。同様に、ＩＮＳＥＲＴ ＶＩＲＴＵＡＬ ＳＴＯＲＡＧＥ ＫＥＹ命令及びＴＥＳＴ ＰＲＯＴＥＣＴＩＯＮ命令は、アクセス制御ビット及びフェッチ保護ビットの一貫したイメージを提供する。]
[0219] ＲＥＳＥＴ ＲＥＦＥＲＥＮＣＥ ＢＩＴ ＥＸＴＥＮＤＥＤ命令は、参照ビットのみを修正する。ストレージ・キーの他の全てのビットは変更されないままである。条件コードを設定するために、参照ビット及び変更ビットが同時に検査される。]
[0220] 参照ビットによって提供される参照の記録は、必ずしも正確でない。しかし、大部分の状況において、参照記録は、関連するストレージ参照とほぼ一致する。変更ビットを、ストアが発生しなかった場合に設定することができる。]
[0221] 他のＣＰＵによって観察される際に、ストレージ・キーを明示的に操作する命令（ＩＮＳＥＲＴ ＳＴＯＲＡＧＥＫＥＹ ＥＸＴＥＮＤＥＤ、ＩＮＳＥＲＴ ＶＩＲＴＵＡＬ ＳＴＯＲＡＧＥ ＫＥＹ、ＲＥＳＥＴ ＲＥＦＥＲＥＣＥ ＢＩＴ ＥＸＴＥＮＤＥＤ、及びＳＥＴＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤ）に起因するストレージ・キー・フェッチ及びストアは、あたかもストレージ・キー・アクセス自体がそれぞれストレージ・オペランド・フェッチ及びストアであるかのように、それ自体の中で、及びストレージ・オペランド参照の中で順序付けられる。]
[0222] アクセス制御及びフェッチ保護（ＡＣＣ／Ｆ）
主ストレージ又はメモリ内のデータ・ブロックは、セグメント・テーブル・エントリ内に与えられたアクセス制御ビット及びフェッチ保護ビットによって、さらに保護することができる。]
[0223] アクセス妥当性（ＡＶ）及びアクセス制御（ＡＣＣ）
ここで、変換された仮想アドレスによってアドレス指定される所望のデータ・ブロックに適用されるアクセス制御保護を判定する流れ図の一実施形態を示す、図１２を参照する。] 図１２
[0224] 動的アドレス変換は、図８においてノード６１６のところまで説明されたように、変換に用いられるセグメント・テーブルからセグメント・テーブル・エントリがフェッチされた時点まで進行する。アドレス変換は、図１０においてノード８２２のところまで説明されたように、ストレージ又はメモリ内の所望のデータ・ブロックに対する絶対アドレスが取得されたところまで続行する。図１２のフローはノード８２２から開始する。] 図１０ 図１２ 図８
[0225] １００２において、アクセス妥当性（ＡＶ）フィールドがセグメント・テーブル・エントリから取得される。１００４において、セグメント・テーブル・エントリ内のアクセス妥当性がイネーブルである（ＡＶ＝１）かどうかの判定が行われる。アクセス妥当性フィールドが０であれば、セグメント・テーブル・エントリ内のアクセス制御（ＡＣＣ）フィールドは有効ではない。１００６において、アクセス制御（ＡＣＣ）フィールドのビットは無視される。アクセス妥当性フィールドかイネーブルであれば、アクセス制御フィールドは有効である。１００８において、アクセス制御（ＡＣＣ）フィールドのビットがセグメント・テーブル・エントリから取得される。１０１０において、セグメント・テーブル・エントリ内のＡＣＣフィールドによって示されるアクセス制御保護レベルが、変換された仮想アドレスによってアドレス指定される所望のデータ・ブロックに適用される。]
[0226] 別の実施形態において、所望のデータ・ブロックへのストア動作は、アクセス制御フィールドが、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドといったプログラム・エンティティによって与えられるアクセス・キーに一致した場合にのみ、許可される。所望のデータ・ブロックにおいてストアが試行され、且つアクセス制御フィールドがアクセス・キーに一致しなければ、保護例外が示されることが好ましい。]
[0227] さらに別の実施形態において、アクセス妥当性フィールドがイネーブルである場合、所望のメモリ・ブロックにおいてフェッチ動作又はストア動作が試行され、且つセグメント・アクセス制御フィールドがプログラム・アクセス制御フィールドに一致しなければ、保護例外が示される。]
[0228] アクセス妥当性（ＡＶ）及びフェッチ保護（Ｆ）
ここで、変換された仮想アドレスによってアドレス指定される所望のデータ・ブロックに適用されるフェッチ保護を判定する流れ図の一実施形態を示す、図１３を参照する。] 図１３
[0229] 動的アドレス変換は、図８においてノード６１６のところまで説明されたように、変換に用いられるセグメント・テーブルからセグメント・テーブル・エントリがフェッチされた時点まで進行する。アドレス変換は、図１０においてノード８２２のところまで説明されたように、ストレージ又はメモリ内の所望のデータ・ブロックに対する絶対アドレスが取得されたところまで続行する。図１３のフローはノード８２２から開始する。] 図１０ 図１３ 図８
[0230] １１０２において、アクセス妥当性（ＡＶ）フィールドがセグメント・テーブル・エントリから取得される。１１０４において、セグメント・テーブル・エントリ内のアクセス妥当性がイネーブルである（ＡＶ＝１）かどうかの判定が行われる。１１０４において、アクセス妥当性フィールドが０であれば、１１０６において、フェッチ保護ビットは無視される。１１０４において、アクセス妥当性フィールドかイネーブルであれば、１１０８において、フェッチ保護ビットがセグメント・テーブル・エントリから取得される。１１１０において、セグメント・テーブル・エントリ内のＦフィールドによって示されるフェッチ保護レベルが、変換された仮想アドレスによってアドレス指定される所望のデータ・ブロックに適用される。変換された仮想アドレスによってアドレス指定されるデータ・ブロックからのフェッチ動作は、フェッチ保護フィールドがアクセス・キーに一致した場合にのみ、許可される。アクセス・キーは、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドによって与えられる。所望のデータ・ブロックからのフェッチ動作は、フェッチ保護フィールドがディスエーブルである場合、又はフェッチ保護フィールドがイネーブルであり、且つ仮想アドレスに関連付けられたアクセス制御フィールドがアクセス・キーに等しい場合にのみ、許可される。アクセス・キーが０であれば、所望のデータ・ブロックからのフェッチが許可される。]
[0231] さらに別の実施形態において、プログラム・アクセス・キーが０であれば、所望のメモリ・ブロックへのストア動作及び所望のメモリ・ブロックからのフェッチ動作が許可される。]
[0232] さらに別の実施形態において、アクセス妥当性フィールド及びフェッチ保護フィールドがイネーブルである場合、所望のメモリ・ブロックからのフェッチ動作が試行され、且つセグメント・アクセス制御フィールドがプログラム・アクセス制御フィールドに一致しないことに応答して、保護例外が示される。]
[0233] ＳＥＴＳＴＯＲＡＧＥＫＥＹ ＥＸＴＥＮＤＥＤ（ＳＳＫＥ）
ストレージ・キーは、ＳＥＴ ＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤ（ＳＳＫＥ）命令によって設定することができる。一実施形態において、ＳＳＫＥ命令は、以下のフォーマットを有する。]
[0234] １つ又は複数の４Ｋバイト・ブロックのためのストレージ・キーが、第１オペランド・レジスタ内の値で置換される。条件付きＳＳＫＥファシリティがインストールされている場合には、キー設定動作の特定の機能をバイパスすることができる。条件付きＳＳＫＥファシリティがインストールされていない場合、又は条件付きＳＳＫＥファシリティがインストールされ、且つＭ３フィールドのＭＲビット及びＭＣビットの両方が０である場合には、汎用レジスタＲ２の内容によってアドレス指定される４Ｋバイト・ブロックのためのストレージ・キーが、汎用レジスタＲ１からのビットで置換される。命令は、条件コードを変更することなく完了する。]
[0235] 条件付きＳＳＫＥファシリティがインストールされ、且つＭＲビット及びＭＣビットの一方又は両方が１である場合には、汎用レジスタＲ２の内容によってアドレス指定されるストレージ・キーのアクセス制御ビット、フェッチ保護ビット、及び随意に参照ビット及び変更ビットが、汎用レジスタＲ１内の対応するビットと比較される。比較されたビットが等しければ、キーに対する変更は行われない。そうでない場合には、キーの選択されたビットが、汎用レジスタＲ１内の対応するビットによって置換される。いずれかの変更の前のストレージ・キーは、汎用レジスタＲ１の中に挿入され、結果は条件コードによって示される。]

权利要求:

請求項1
仮想アドレスを主ストレージ内のデータ・ブロックの変換アドレスに変換するために用いられる変換テーブル階層構造を有するコンピュータ・システムにおけるデータを保護するための方法であって、変換すべき前記仮想アドレスを取得するステップと、前記変換テーブル階層構造の変換テーブルの初期基点アドレスを取得するステップであって、前記変換テーブル階層構造がセグメント・テーブルを含むステップと、前記取得された初期基点に基づいて、前記セグメント・テーブルからセグメント・テーブル・エントリを取得するステップであって、前記セグメント・テーブル・エントリがフォーマット制御フィールドを含むように構成されているステップと、強化型ＤＡＴファシリティがイネーブルであることに応答して、前記セグメント・テーブル・エントリ内の前記フォーマット制御フィールドがイネーブルであるかどうかを判定するステップと、前記フォーマット制御フィールドがイネーブルであることに応答して、前記セグメント・テーブル・エントリ内のアクセス妥当性フィールドがイネーブルであるかどうかを判定するステップであって、前記セグメント・テーブル・エントリが、前記アクセス妥当性フィールド、セグメント・アクセス制御フィールド、セグメント・フェッチ保護フィールド、及び主ストレージ内の大データ・ブロックのセグメント・フレーム絶対アドレスを含むステップを実施するステップと、前記アクセス妥当性フィールドがイネーブルであることに応答して、前記所望のメモリ・ブロックへのストアを許可するステップであって、前記ストアは前記仮想アドレスに関連付けられており、前記ストアが、前記セグメント・アクセス制御フィールドが、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドのうちのいずれか１つによって与えられるプログラム・アクセス・キーに一致したことに応答してのみ許可されるステップと、前記所望のデータ・ブロックからのフェッチを許可するステップであって、前記フェッチは前記仮想アドレスに関連付けられており、ａ）前記セグメント・フェッチ保護フィールドがディスエーブルであること、又はｂ）前記セグメント・フェッチ保護フィールドがイネーブルであり、且つ前記仮想アドレスに関連付けられた前記プログラム・アクセス・キーが前記セグメント・アクセス制御フィールドと等しいこと、のいずれかに応答してのみ許可されるステップを実施するステップとを実施するステップとを含む方法。
請求項2
前記変換アドレスが、実アドレス又は絶対アドレスのうちのいずれか１つであり、前記実アドレスに対してプレフィックス付加を行うことによって前記絶対アドレスが形成され、前記変換テーブル階層構造が、領域第１テーブル、領域第２テーブル、領域第３テーブル、及び前記セグメント・テーブルのうちの１つ又は複数から成り、前記セグメント・テーブルから前記セグメント・テーブル・エントリを取得する前記ステップが、Ａ、Ｂ、Ｃ、Ｄのうちのいずれか１つを含み、Ａ）前記領域第１テーブルの前記取得された初期基点アドレスに基づいて、前記仮想アドレスの第１インデックス部分を用いて前記領域第２テーブルの基点アドレスを含む前記領域第１テーブル内の領域第１テーブル・エントリを参照し、前記領域第２テーブルの前記基点アドレスに基づいて、前記仮想アドレスの第２インデックス部分を用いて前記領域第３テーブルの基点アドレスを含む前記領域第２テーブル内の領域第２テーブル・エントリを参照し、前記領域第３テーブルの前記基点アドレスに基づいて、前記仮想アドレスの第３インデックス部分を用いて前記セグメント・テーブルの基点アドレスを含む前記領域第３テーブル内の領域第３テーブル・エントリを参照し、前記セグメント・テーブルの前記基点アドレスに基づいて、前記仮想アドレスのセグメント・インデックス部分を用いて前記セグメント・テーブル内のセグメント・テーブル・エントリを参照するステップ、Ｂ）前記領域第２テーブルの前記取得された初期基点アドレスに基づいて、前記仮想アドレスの前記第２インデックス部分を用いて前記領域第３テーブルの基点アドレスを含む前記領域第２テーブル内の前記領域第２テーブル・エントリを参照し、前記領域第３テーブルの前記基点アドレスに基づいて、前記仮想アドレスの前記第３インデックス部分を用いて前記セグメント・テーブルの前記基点アドレスを含む前記領域第３テーブル内の前記領域第３テーブル・エントリを参照し、前記セグメント・テーブルの前記基点アドレスに基づいて、前記仮想アドレスの前記セグメント・インデックス部分を用いて前記セグメント・テーブル内の前記セグメント・テーブル・エントリを参照するステップ、Ｃ）前記領域第３テーブルの前記取得された初期基点アドレスに基づいて、前記仮想アドレスの前記第３インデックス部分を用いて前記セグメント・テーブルの前記基点アドレスを含む前記領域第３テーブル内の前記領域第３テーブル・エントリを参照し、前記セグメント・テーブルの前記基点アドレスに基づいて、前記仮想アドレスの前記セグメント・インデックス部分を用いて前記セグメント・テーブル内の前記セグメント・テーブル・エントリを参照するステップ、及びＤ）前記セグメント・テーブルの前記取得された初期基点アドレスに基づいて、前記仮想アドレスの前記セグメント・インデックス部分を用いて前記セグメント・テーブル・エントリを参照するステップである、請求項１に記載の方法。
請求項3
前記強化型ＤＡＴファシリティがイネーブルであり、且つ前記フォーマット制御フィールドがイネーブルでないことに応答して、前記セグメント・テーブル・エントリからページ・テーブルの基点を取得するステップであって、前記仮想アドレスのページ・インデックス部分を用いて前記ページ・テーブル内のページ・テーブル・エントリを参照するステップと、前記ページ・テーブル・エントリから、主ストレージ内の小データ・ブロックのページ・フレーム実アドレスを取得するステップであって、前記小データ・ブロックは前記大データ・ブロックよりもサイズが小さく、且つ４キロバイトのデータ・ブロックから成り、前記小データ・ブロックは、ストレージ・アクセス制御フィールドとストレージ・フェッチ保護フィールドとを含むストレージ・キーに関連付けられており、主ストレージ内の所望の実データ・ブロックの変換アドレスは、前記ページ・フレーム実アドレスと前記仮想アドレスのバイト・インデックス部分との組合せを含む、ステップと、前記プログラム・アクセス制御フィールドが前記ストレージ・アクセス制御フィールドに一致したことに応答してのみ、前記所望の実メモリ・ブロックに対するストアを許可するステップであって、前記ストアは前記仮想アドレスに関連付けられており、前記プログラム・アクセス・フィールドは、プログラム・ステータス・ワード又は実行中のプロフラム命令のオペランドのうちのいずれか１つを含むプログラム・エンティティによって与えられる、ステップと、ａ）前記ストレージ・フェッチ保護フィールドがディスエーブルであること、又はｂ）前記ストレージ・フェッチ保護フィールドがイネーブルであり、且つ前記仮想アドレスに関連付けられたプログラム・アクセス・キーが前記ストレージ・アクセス制御フィールドと等しいこと、のいずれかにのみ応答して、前記所望のデータ・ブロックからのフェッチを許可するステップであって、前記フェッチは前記仮想アドレスに関連付けられており、前記プログラム・アクセス・キーは、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドのうちのいずれか１つによって与えられる、ステップとを実施する、請求項２に記載の方法。
請求項4
前記強化型ＤＡＴファシリティがイネーブルでないことに応答して、前記セグメント・テーブル・エントリからページ・テーブルの基点を取得し、前記仮想アドレスのページ・インデックス部分を用いて前記ページ・テーブル内のページ・テーブル・エントリを参照するステップと、前記ページ・テーブル・エントリから、主ストレージ内の小データ・ブロックのページ・フレーム実アドレスを取得するステップであって、前記小データ・ブロックは前記大データ・ブロックよりもサイズが小さく、且つ、ストレージ・キーに関連付けられた４キロバイトのデータ・ブロックから成り、前記ストレージ・キーは、ストレージ・アクセス制御フィールド及びストレージ・フェッチ保護フィールドを含み、主ストレージ内の所望の実データ・ブロックの変換アドレスは、前記ページ・フレーム実アドレスと前記仮想アドレスのバイト・インデックス部分との組合せを含む、ステップと、前記プログラム・アクセス制御フィールドが前記ストレージ・アクセス制御フィールドに一致したことに応答してのみ、前記所望の実メモリ・ブロックに対するストアを許可するステップであって、前記ストアが前記仮想アドレスに関連付けられる、ステップと、ａ）前記ストレージ・フェッチ保護フィールドがディスエーブルであること、又はｂ）前記ストレージ・フェッチ保護フィールドがイネーブルであり、且つ前記仮想アドレスに関連付けられたプログラム・アクセス・キーが前記ストレージ・アクセス制御フィールドに等しいこと、のいずれかにのみ応答して、前記所望のデータ・ブロックからのフェッチを許可するステップであって、前記フェッチは前記仮想アドレスに関連付けられており、前記プログラム・アクセス・キーは、プログラム・ステータス・ワード又は実行中のプログラム命令のオペランドのうちのいずれか１つによって与えられる、ステップとを実施する、請求項２に記載の方法。
請求項5
前記プログラム・アクセス・キーが０であることに応答して、前記所望のメモリ・ブロックへのストア及び前記所望のメモリ・ブロックからのフェッチを許可し、前記ストア及びフェッチが前記仮想アドレスに関連付けられる、請求項１に記載の方法。
請求項6
前記アクセス妥当性フィールド及び前記フェッチ保護フィールドがイネーブルであることに応答して、保護例外が、前記所望のメモリ・ブロックからのフェッチ動作が試行されたこと、且つ前記セグメント・アクセス制御フィールドが前記プログラム・アクセス制御フィールドに一致しないことに応答して示され、前記フェッチ動作が前記仮想アドレスに関連付けられている、請求項１に記載の方法。
請求項7
前記アクセス妥当性フィールドがイネーブルであるかどうかを判定する前記ステップが、ａ）制御レジスタのストレージ保護オーバーライド・フィールドがディスエーブルかどうか、又はｂ）前記ストレージ保護オーバーライド・フィールドがイネーブルであり、且つ前記セグメント・アクセス制御フィールドがイネーブルでないかどうか、のうちのいずれか１つを判定するステップをさらに含む、請求項１に記載の方法。
請求項8
前記仮想アドレスの前記変換に用いられた情報を、少なくとも１つの変換ルックアサイド・バッファ内にストアするステップと、その後の仮想アドレスの、主ストレージ内の前記データ・ブロックの前記絶対アドレスへのそれ以降の変換を、前記変換テーブル階層構造ではなく前記変換ルックアサイド・バッファ由来の前記ストアされた情報を用いて実施するステップとをさらに含む、請求項１に記載の方法。
請求項9
前記変換が前記マシン・アーキテクチャに対してネイティブではないことに応答して、前記変換をエミュレートするための所定のソフトウェア・ルーチンを識別するステップであって、前記所定のソフトウェア・ルーチンが複数の命令を含むステップと、前記所定のソフトウェア・ルーチンを実行するステップとをさらに含む、請求項１に記載の方法。
請求項10
前記大データ・ブロックが、少なくとも１メガバイトのサイズのブロックを含む、請求項１に記載の方法。
請求項11
方法に係る請求項１から請求項１０のいずれか１項に記載の方法の全てのステップを実行するように適合された手段を備える、システム。
請求項12
コンピュータ・プログラムであって、前記コンピュータ・プログラムがコンピュータ・システム上で実行されるときに、方法に係る請求項１から請求項１０のいずれか１項に記載の方法の全てのステップを実行するための命令を含む、コンピュータ・プログラム。